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標(biāo)簽 > verilog
Verilog HDL是一種硬件描述語言(HDL:Hardware Description Language),以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言,用它可以表示邏輯電路圖、邏輯表達(dá)式,還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。
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在實(shí)際工作中,許多公司對(duì)Verilog程序編寫規(guī)范都有要求。在公司內(nèi)部統(tǒng)一Verilog程序編寫規(guī)范不僅可以增強(qiáng)程序的可讀性、可移植性,而且也有助于邏輯...
硬件描述語言的一個(gè)突出優(yōu)點(diǎn)就是指令執(zhí)行的并行性。多條語句能夠在相同時(shí)鐘周期內(nèi)并行處理多個(gè)信號(hào)數(shù)據(jù)。但是當(dāng)數(shù)據(jù)串行輸入時(shí),指令執(zhí)行的并行性并不能體現(xiàn)出其優(yōu)勢(shì)。
利用同步fifo實(shí)現(xiàn)對(duì)輸入序列的檢測(cè)
今天繼續(xù)為大家解析聯(lián)發(fā)科技數(shù)字IC設(shè)計(jì)崗的筆試題。
Verilog HDL(Hardware Description Language)是在用途最廣泛的C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言,具有靈活性...
使用Verilog/SystemVerilog硬件描述語言練習(xí)數(shù)字硬件設(shè)計(jì)
在實(shí)例化模塊時(shí),使用Verilog時(shí)有兩種常用的方式來進(jìn)行模塊端口的信號(hào)連接:按端口順序以及按端口名稱連接端口。
移位寄存器的設(shè)計(jì)與實(shí)現(xiàn)
移位寄存器的功能和電路形式較多,按移位方向分有左移、右移、和雙向移位寄存器;按接收數(shù)據(jù)方式分為串行輸入和并行輸入;按輸出方向分為串行輸出和并行輸出。
SystemVerilog中枚舉類型雖然屬于一種“強(qiáng)類型”,但是枚舉類型還是提供了一些“不正經(jīng)”的用法可以實(shí)現(xiàn)一些很常見的功能,本文將示例一些在枚舉類型...
使用Verilog/SystemVerilog硬件描述語言練習(xí)數(shù)字硬件設(shè)計(jì)
HDLBits 是一組小型電路設(shè)計(jì)習(xí)題集,使用 Verilog/SystemVerilog 硬件描述語言 (HDL) 練習(xí)數(shù)字硬件設(shè)計(jì)~
2022-08-31 標(biāo)簽:電路設(shè)計(jì)硬件Verilog 2013 0
verilog基礎(chǔ)之規(guī)范化參數(shù)定義parameter
參數(shù)傳遞經(jīng)常用于頂層的參數(shù)傳遞給子模塊,這樣我們只需要關(guān)注頂層實(shí)體的內(nèi)容,把子模塊的內(nèi)容當(dāng)做一個(gè)黑箱子即可,這也是非常實(shí)用的。
SpinalHDL里如何實(shí)現(xiàn)Sobel邊緣檢測(cè)
書接上文,趁著今天休假,采用SpinalHDL做一個(gè)小的demo,看看在SpinalHDL里如何優(yōu)雅的實(shí)現(xiàn)Sobel邊緣檢測(cè)。
動(dòng)態(tài)截取固定長(zhǎng)度數(shù)據(jù)語法,即+:和-:的使用,這兩個(gè)叫什么符號(hào)呢?運(yùn)算符嗎?
2022-08-17 標(biāo)簽:數(shù)據(jù)Verilog編譯 796 0
Icarus Verilog(以下簡(jiǎn)稱iverilog )號(hào)稱“全球第四大”數(shù)字芯片仿真器,也是一個(gè)完全開源的仿真器。
本節(jié)主要講解了 Verilog 的基礎(chǔ)知識(shí),包括 7 個(gè)小節(jié),下面我們分別給大家介紹這 7 個(gè)小節(jié)的內(nèi)容。
2022-08-15 標(biāo)簽:Verilog標(biāo)識(shí)符GND 2806 0
數(shù)字硬件建模SystemVerilog-按位運(yùn)算符
經(jīng)過幾周的更新,SV核心部分用戶自定義類型和包內(nèi)容已更新完畢,接下來就是RTL表達(dá)式和運(yùn)算符。
2022-08-12 標(biāo)簽:Verilog按位運(yùn)算符 3003 0
傳輸延遲一般為輸入信號(hào)變化到對(duì)應(yīng)輸出信號(hào)變化經(jīng)過的時(shí)間,不會(huì)對(duì)輸入信號(hào)進(jìn)行濾除處理,所以傳輸延遲是一種絕對(duì)延遲,這種延遲類似于物理傳輸線的延遲,在仿真中...
在前一章中,我們介紹了Verilog HDL提供的內(nèi)置基本門。本章講述Verilog HDL指定用戶定義原語U D P的能力。
Verilog在設(shè)計(jì)時(shí)候的不方便地方
從Verilog發(fā)布到今天,其已經(jīng)經(jīng)歷了四十年的風(fēng)雨,早期的“電路”設(shè)計(jì)Verilog的確很方便,尤其在那個(gè)年代,其也崔進(jìn)了集成電路的發(fā)展。但是“老”不...
關(guān)于對(duì)Verilog代碼的維護(hù)問題
在不容易被發(fā)現(xiàn)的計(jì)數(shù)器的部分,別給這個(gè)計(jì)數(shù)器清零,讓他自己上溢,然后再從0開始計(jì)數(shù),這樣還可以在滿足功能的情況下通過很多case,甚至可能到最后都不會(huì)驗(yàn)出錯(cuò)。
2022-07-29 標(biāo)簽:Verilog計(jì)數(shù)器 605 0
今天給大俠帶來的是一周掌握FPGA Verilog HDL 語法,今天開啟第一天,下面咱們廢話就不多說了,一起來看看吧。
在開始動(dòng)手仿真之前,首先,我們需要?jiǎng)?chuàng)建一個(gè)文件夾用來放置我們的 ModelSim 仿真工程文件,這里我們就在之前創(chuàng)建的 Quartus 工程目錄下的 s...
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