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　　Vivado設計套件，是FPGA廠商賽靈思公司2012年發(fā)布的集成設計環(huán)境。包括高度集成的設計環(huán)境和新一代從系統(tǒng)到IC級的工具，這些均建立在共享的可擴展數(shù)據(jù)模型和通用調(diào)試環(huán)境基礎上。

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vivado技術

FPGA打磚塊小游戲設計思路

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2024-12-09 標簽：FPGA Verilog HDL Vivado 981 0

請問如何快速地創(chuàng)建掃描策略呢？

Vivado提供了豐富的Implementation Strategy，如下圖所示。這使得掃描策略成為時序收斂的一種方法。

2023-08-31 標簽：TC1 Vivado 964 0

Vivado HLS能否取代HDL開發(fā)

大多數(shù)FPGA程序員認為，高級工具總是發(fā)出更大的比特流，作為提高生產(chǎn)率的 "代價"。但是這總是真的嗎？

2023-06-27 標簽：fpga Verilog HDL 954 0

DFX模式下如何讀入模塊的網(wǎng)表文件

DFX模式下要求在設計的頂層文件，每個RP對應的RM只以一個空的接口形式存在，這樣對頂層綜合時，RM就是黑盒子。而對每個RM要采用OOC的綜合方式。OO...

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聊聊SOC設計質(zhì)量相關的規(guī)范

module name需要包含一定的功能展現(xiàn)，什么意思呢，比如要設計address remap，你就叫XXX_addr_remap或者XXX_addr_...

2023-10-20 標簽：fpga SoC設計狀態(tài)機 904 0

Vivado 202x-Versal時鐘校準去歪斜的時序問題

使用“時鐘校準去歪斜”時，在 Vivado 中會顯示下列消息以指明是否啟用該功能特性

2023-07-07 標簽：時鐘 Vivado Versal 898 0

clock skew會影響時序收斂嗎？

對于發(fā)送時鐘和接收時鐘是同一時鐘的單周期路徑，時鐘抖動對建立時間有負面影響，但對保持時間沒有影響。

2023-06-12 標簽：正弦波 SVG 時鐘信號 878 0

U50的AMD Vivado Design Tool flow設置

AMD Alveo 加速卡使用有兩種流程，AMD Vitis Software Platform flow 和 AMD Vivado Design To...

2024-11-13 標簽：amd 接口加速卡 873 0

節(jié)省編譯時間系列-使用增量實現(xiàn)

增量實現(xiàn)自從首次獲得支持以來，不斷升級演變，在此過程中已添加了多項針對性能和編譯時間的增強功能。

2023-09-01 標簽：RAM Linux系統(tǒng)DCP 844 0

FPGA遠程燒寫bit文件和調(diào)試ILA指南

在 FPGA 開發(fā)過程中，燒寫bit文件和使用ILA進行調(diào)試是再常見不過的操作。但如果 FPGA 板卡被放在機房，或者通過PCIe插在服務器上，那么每次...

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如何獲取被復制的寄存器

vivado -mode tcl和vivado -mode batch有什么區(qū)別？

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DisplayPort 1.4 Tx Subsystem core的最簡pipeline就是如它的linux driver wiki page里的fig...

2023-12-29 標簽：Linux FMC PHY 777 0

Vivado HLS設計流程

為了盡快把新產(chǎn)品推向市場，數(shù)字系統(tǒng)的設計者需要考慮如何加速設計開發(fā)的周期。設計加速主要可以從“設計的重用”和“抽象層級的提升”這兩個方面來考慮。Xili...

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聯(lián)合開發(fā)或者跑多策略工程的時候，一般都使用多核的服務器進行FPGA設計。這個時候如果板卡在本地電腦上應該怎么進行調(diào)試呢?

2024-10-24 標簽：FPGA 服務器電腦 740 0

如何給每個RM添加約束？

在常規(guī)非DFX（DynamicFunction eXchange）的Vivado設計中，我們可能會碰到給某一個指定的模塊添加特定的約束。這時一個簡單的方...

2023-08-17 標簽：文件命令約束 718 0

vivado IP核cordic中sin和cos的計算

Architectural Configuration選擇為并行模式，具有單周期數(shù)據(jù)吞吐量和較大的硅面積。具有并行結(jié)構(gòu)配置的CORDIC核使用移位相加子...

2025-05-03 標簽：模塊 IP核 Vivado 712 0

自動化構(gòu)建環(huán)境在FPGA設計中的應用

為了加快實現(xiàn) FPGA 構(gòu)建環(huán)境的自動化（如用于持續(xù)集成 (CI)），并確保在開發(fā)與生命周期后期階段完整重現(xiàn)設計結(jié)果，Missing Link Elec...

2024-02-20 標簽：fpga HDL TCL 703 0

關于行為仿真的一點觀點

仿真是為了仿真，所以不要設置極限情況，例如在時鐘上升沿通過阻塞賦值給數(shù)據(jù)，應該避免這種情況；

2023-06-21 標簽：FPGA設計仿真器 Vivado 679 0

如何讓同一層次的模塊在布局時更緊湊一些

在時序分析時，我們常會碰到的一類現(xiàn)象是：關鍵路徑上的邏輯單元過于分散，導致布線延遲過大，從而造成時序違例。對此，我們可以通過相對位置約束或絕對位置約束來...

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如何使用AMD Vitis HLS創(chuàng)建HLS IP

本文逐步演示了如何使用 AMD Vitis HLS 來創(chuàng)建一個 HLS IP，通過 AXI4 接口從存儲器讀取數(shù)據(jù)、執(zhí)行簡單的數(shù)學運算，然后將數(shù)據(jù)寫回存...

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