電源轉換或柵極驅動開關期間所生成的高壓瞬態峰值可能有很大害處。在電動機驅動應用中，dv/dt瞬變可能會破壞繞組絕緣層，從而縮短電動機壽命并影響系統穩定性。在使用硅MOSFET、IGBT和SiC MOSFET的電路中，放緩瞬態響應的常見方法是提高外部柵極電阻的值。此類器件通常具有大反向傳輸電容（Crss）或柵漏米勒電容（Cgd）。在降低快速開關應用的dv/dt方面，提高柵極電阻（Rg）的做法十分有效。一個使用示例是圖騰柱PFC，在此用例中，高dv/dt帶來了較低的開關損耗。然而，在電動機等較慢應用中，要讓dv/dt介于可接受范圍內（例如5~8V/ns），所需電阻值會達到千歐級別。高Rg值可能會顯著延長打開和關閉延遲。

本文重點而又全面地介紹了三種將dv/dt從45V/ns降至5V/ns而不帶來過長開/關延遲時間的方法：使用外部柵漏電容器、對器件增加RC緩沖電路，以及使用JFET直接驅動。在每種情況下，都是在T0247-4L封裝中采用了一個1，200V SiC FET，且Rdson為9mΩ，并在75A/800V下開關。在探索每種情形時，都是先使用SiC FET的SPICE模塊進行模擬，然后使用雙脈沖電路實驗測量打開和關閉時間，從而驗證模擬結果。

使用外部Cgd電容

在此方法中，外部Cgd電容器Cgdext置于半橋配置的高側和低側FET的柵極與漏極之間，參見圖1。

圖1：帶外部Cgd的柵極驅動，用于實現dv/dt控制。（來源：UnitedSiC）

對于SiC FET，Cgdext的計算值為68pF，而且在進行模擬時，電路中包含一個20nH的串聯寄生電感（Lpar）。在使用分立器件而且Cgd電容器的連接位置盡可能靠近FET的真實情況下，該寄生電感可以小一些。如果使用FET模塊，則電容器可能需要置于模塊外，這表示寄生電感會接近20nH。

圖2：使用68pF的外部Cgd電容器和33Ω的Rg。左邊為關閉期間的Ids（藍色）、Vgs（橙色）和Vds（綠色）值，實線為實驗測量值，虛線為SPICE模擬值。右邊為打開期間的值。請注意，本文全文都使用了上述追蹤色約定。（來源：UnitedSiC）

圖2說明了外部Cgd電容器的SPICE模擬結果和實驗結果。因為在開關期間，Ids相對較低，估計為0.54A，所以外部電容器可以容許20nH寄生電感。當使用68pF電容器且Rg介于10Ω至33Ω之間時，根據測量和計算，此方法的dv/dt介于25V/ns至5V/ns之間。參見圖3。

圖3：使用68pF外部電容器時，在實驗和SPICE模塊模擬情況下，依Rg而定的dv/dt圖。（來源：UnitedSiC）

結果表明，當使用FET模塊，將Cgd置于電路板上，且接受一定的寄生電感時，適合使用這種方法來降低dv/dt。

跨各FET使用RC緩沖電路

另一種控制dv/dt的方法是跨高側和低側FET的漏極和源極連接一個RC緩沖電路。參見圖4。

圖4：跨高側和低側FET并聯的緩沖電路的示意圖。（來源：UnitedSiC）

在這個示例中，如同外部柵漏電容器一樣，電路中添加了一個20nH寄生電感，它與電容器（Csnubber）和電阻（Rsnubber）串聯。當使用分立FET時，RC元件可以盡量靠近FET，理想的情況是直接與引腳連接，屆時，寄生電感可以達到最小值。實驗緩沖電路采用了一個5.6nF的電容器和一個0.5Ω電阻。SPICE模擬和實驗結果均表明，這種方法可以將dv/dt從50V/ns降低至5V/ns。參見圖5和圖6。

圖5：跨各FET的漏源使用RC緩沖電路。實驗值以實線表示，SPICE模擬值以虛線表示。該測試在75A/800V柵極驅動下采用5.6nF電容器和0.5Ω電阻執行。左邊為關閉波形，右邊為打開波形。（來源：UnitedSiC）

圖6：使用RC緩沖電路時，實驗值和模擬值的dv/dt圖。（來源：UnitedSiC）

由于電容值較低，增加緩沖電路帶來的開關損耗非常小，在10kHz開關頻率下僅僅約2W。相對較高的模擬寄生電感值（20nH）表明，RC緩沖電路的布置可能位于FET模塊外，它可將dv/dt降低90%。

JFET直接驅動法

最后一種降低dv/dt的方法是使用直接驅動的JFET布置，參見圖7。在這種電路中，啟動時即打開Si MOS器件，且JFET柵極電壓介于-15V至0V之間。

圖7：直接驅動的JFET布置。（來源：UnitedSiC）

這需要PWM柵極驅動信號和啟用信號，但是要維持常關狀態。高側JFET柵極電壓為-15V，以保證在開關瞬態期間，它為關閉狀態。同樣，使用實驗設置進行測量，并用SPICE模塊進行電路模擬。結果請參見圖8和圖9。由于SiC JFET的Crss（Cgd）大，一個4.7Ω的小Rg就足以將dv/dt降低至5V/ns。

圖8：使用JFET直接驅動法。實驗值以實線表示，SPICE模擬值以虛線表示。左側為關閉波形，右側為打開波形。采用75A/800V電路，Rg為4.7Ω。（來源：UnitedSiC）

圖9：采用JFET直接驅動法的dv/dt圖，顯示了實驗波形和SPICE波形。（來源：UnitedSiC）

表1：三種dv/dt降低法的SPICE模擬性能摘要。（來源：UnitedSiC）

結論

表1重點介紹了在75A/800V電路中降低dv/dt的三種不同方法的SPICE模擬預測值摘要。在三種方法中，JFET直接驅動法的能耗最低。不過，直接驅動法需要-15V驅動信號和啟用信號，增加了元件數和電路復雜性。外部Cgd電容器法和RC緩沖電路法的開關損耗略高，但是不需要到JFET柵極的通路。如使用分立FET，則這兩種方法都可以在電路板上輕松實現。標準UnitedSiC FET不提供到JFET柵極的通路，但是采用TO247-4L封裝的新雙柵極產品已經在開發中。這種方法還適合與添加了JFET柵極引腳的模塊配合使用。在所有情況下，SPICE模擬中都計入了20nH寄生電感的影響，結果證明，一定量的電感不會影響dv/dt的降低。

RC緩沖電路法的突出特點是無法分別控制打開和關閉dv/dt，參見表1。然而，由于Rgon和Rgoff電阻分離，Cgd法和JFET直接驅動法可以分別控制這二者。

本文展示了三種顯著降低dv/dt的方法。鑒于UnitedSiC FET的低導電損耗和短路條件下的穩健特性，采用UnitedSiC FET能讓這三種方法成為電動機驅動開發中高效且可靠的選擇。

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