AD9854概述
AD9854數字合成器是高集成度的器件，它采用先進的DDS技術，片內整合了兩路高速、高性能正交D/A轉換器通過數字化編程可以輸出I、Q兩路合成信號。在高穩定度時鐘的驅動下，AD9854將產生一高穩定的頻率、相位、幅度可編程的正弦和余弦信號，作為本振用于通信，雷達等方面。AD9854的DDS核具有48位的頻率分辨率（在300M系統時鐘下，頻率分辨率可達1uHZ）。輸出17位相位截斷保證了良好的無雜散動態范圍指標。AD9854允許輸出的信號頻率高達150MHZ，而數字調制輸出頻率可達100MHZ。通過內部高速比較器正弦波轉換為方波輸出，可用作方便的時鐘發生器。
AD9854特征
·300M內部時鐘頻率
·可進行頻移鍵控（FSK），二元相移鍵控（BPSK），相移鍵控（PSK），脈沖調頻（CHIRP），振幅調制（AM）操作
·正交的雙通道12位D/A轉換器
·超高速比較器，3皮秒有效抖動偏差
·外部動態特性：
80 dB無雜散動態范圍（SFDR）@ 100 MHz （±1 MHz） AOUT
·4倍到20倍可編程基準時鐘乘法器
·兩個48位可編程頻率寄存器
·兩個14位可編程相位補償寄存器
·12位振幅調制和可編程的通斷整形鍵控功能
·單引腳FSK和BPSK數據輸入接口
·PSK功能可由I/O接口實現
·具有線性和非線性的脈沖調頻（FM CHIRP）功能，帶有引腳可控暫停功能
·具有過渡FSK功能
·在時鐘發生器模式下，有小于25 ps RMS抖動偏差
·可自動進行雙向頻率掃描
·能夠對信號進行sin（x）/x校正
·簡易的控制接口：
可配置為10MHZ串行接口，2線或3線SPI兼容接口或100MHZ 8位并行可編程接口
·3.3V單電源供電
·具有多路低功耗功能
·單輸入或差分輸入時鐘
·小型80腳LQFP 封裝
ad9854內部結構框圖
AD9854的結構與功能
AD9854采用3.3V單電源供電，允許電源誤差為+5%，最大功耗4.06W。由于整體功耗很大，器件內部控制寄存器設置了可以關斷比較器、QDAC、數字部分、PLL、反辛格濾波器等模塊的關斷位，用戶可以將未使用的模塊關閉，需要時再打開，減小芯片功耗和發熱。AD9854的控制接口采用節省I/O口的2線或3線SPI協議串行接口和100MHz高速并行接口。AD9854片上重要模塊介紹如下：
（1）DDS核
AD9854中的新型高速DDS核提供了48位頻率分辨率，在系統時鐘300MHz的情況下仍能夠精確到1，保持17位即可確保該芯片具有優秀的無雜散動態范圍（SFDR），100MHz（）輸出下SFDR達到80dB。
根據奈奎斯特采樣定理，在300MHz系統時鐘下，AD9854理論上最高可以輸出150MHz的信號，在實際應用中，輸出信號達到150MHz時，信號質量很差，幅度衰減非常大，實際可用最高頻率大概在130MHz左右。AD9854的輸出信號數字調諧頻率可以達到每秒1億次。
（2）雙路正交DAC
AD9854內部有兩路DAC——IDAC和QDAC。兩路DAC的滿量程輸出幅度由第56引腳的電阻——中電流決定，最大不超過20mA，當設置滿量程電流在20mA時可獲得最佳SFDR性能的電流由下式決定：
式中，為輸出滿量程電流。在輸出高頻信號時，總諧波失真變得明顯，雙路DAC的滿量程電流更應合理設置以獲得最佳SFDR。兩路DAC都可以由程序設定是否經過反辛格濾波器。
IDAC內部固定于正弦表連接，QDAC可配置為與內部余弦表連接或獨立出來，作為一個單獨的高速電流DAC使用，此時QDAC的輸出幅度由用戶寫入的12位二進制補碼決定。當QDAC不用時可以關斷以降低功耗。
（3）反辛格濾波器（反sinc濾波器）
DDS是靠高速DAC將模擬正弦信號量化輸出的過程，輸出信號是由一個一個小臺階構成的。這時信號的頻譜為sinc包絡，由于DAC的零階保持效應，輸出信號的頻譜為sinc包絡與脈沖流經過付里葉變換的乘積，所以輸出頻譜會有遵從sine響應的固有的畸變。反辛格濾波器的頻譜響應為反sinc包絡，數據經過該濾波器就可以校正sinc包絡形的畸變。反辛格濾波器使得寬帶信號在低頻和高頻使得幅度變化不會太大，如QPSK信號。反辛格濾波器能起到穩定幅度的作用，但功耗很大，在300MHz頻率下達到400mA以上，且會帶來插入損耗。
（4）時鐘倍頻器
AD9854的參考時鐘為300MHz，在最大時鐘頻率下頁能夠精確到1。但是這是基于所提供的時鐘源為高精度時鐘源，如何提供這一高精度、高頻參時鐘是一個不得不解決的問題。
有廠商生產這樣的振蕩器，但性價比太低，一個300MHz的高精度振蕩器不比AD9854便宜。而且300MHz的振蕩信號還很容易耦合到其他電路中，干擾有用信號。為此，AD9854內設了一個4-20倍可編程時鐘倍頻器，用戶可以外接一個高精度、低頻的時鐘源，然后經內部倍頻后再共給DDS核使用。需要指出的是，AD9854提供兩種時鐘輸入方式——單端輸入和雙端輸入。建議用戶將單端時鐘經用變壓器或時鐘芯片（如MC100LVEL16）把單端時鐘轉換為差分信號再輸入到DDS芯片，這樣能獲得更好的性能。
（5）調幅模塊
AD9854在內部還集成了調幅模塊，可以通過程序設定DAC輸出最大幅度。可以通過高速控制器，如FPGA、DSP對信號進行調幅操作，同時可以用此功能軟件穩幅。
（6）比較器
AD9854的片上比較器具有300MHz切換速率、3ps均方根抖動，輸出可以用作其他電路的高精度時鐘源。
AD9854引腳及功能
引腳描述：
AD9854的編程
AD9854的各寄存器列出在下表，包含各各功能的片內編程信息。很多應用要求很小的編程規模去裝配AD9854，就可以使用了，實現功能了。但有一些要求用戶使用所有的12個寄存器入口地址。AD9854支持8位并行I/O操作或一位SPI-compatible串行I/O操作。所有入口寄存器能讀和寫，在每個I/O操作模式下。S/P選擇，引腳70，用于I/O模式選擇。若系統使用并行I/O模式，必須連接S/P選擇引腳到VDD。若系統操作在串行模式，必須連接S/P選擇引腳到GND。
不使用模式，I/O口數據寫入緩沖寄存器，不影響該部分操作直到緩沖寄存器傳輸數據到寄存器數據庫。信息傳輸同時產生在系統時鐘，兩種產生方式：
（1）內部控制在某一由用戶編程產生的速率
（2）由用戶外部控制，I/O操作能在沒有REFCLK情況下進行，但數據從緩沖期傳輸到存儲器，沒有REFCLK是不行的。能從該文獻更新時鐘章節中了解到更多的詳細信息。復位管理——邏輯高電平有效，必須保證電平不小于10個系統時鐘周期的持續時間。復位主要引起通信總線的初始化并載入默認值到內部或外部的時鐘更新段。
并行輸入輸出操作
在S/P選擇引腳被拉為高電平時，并行輸入輸出模式被激活。這種輸入輸出口與標準工業DSPs 和microcontrollers相兼容。6個地址位，8個雙向數據位，和分離的寫/讀控制輸入來補足這輸入輸出口引腳。
并行輸入輸出操作模式允許到1/10.5納秒對每個寄存器進行單字節操作。對寄存的回讀操作主要用來優化對AD9854的設計 （讀寄存器不能保證100 MHz的操作速度，這一點他們為只是軟件調試準備的）。
并行輸入輸出操作時序圖如圖52 和圖53 所示。
兩款ad9854應用電路
應用電路一：
這里采用了AD9854 這款DDS 芯片， 它在300 MHz 時鐘驅動下， 按照乃奎斯特采樣定律可以產生最高150 MHz 的信號，為了得到信號較好的頻率則一般只得到最高100 MHz 的信號。若要得到高于100 MHz 的信號， 則可采用其高次諧波得到。基于AD9854 的信號發生電路如圖 所示：
應用電路二：
下面給出一種用AD9854開發高精度頻率信號發生器的簡易方法，開發者只需要熟悉MCS-51單片機編程即可。該系統具有開發周期短，開發成本低的特點，也可以作為探索AD9854功能的一種方法，它的電路原理圖見圖2。
系統主要由DDS芯片AD9854、單片機AT89C51、看門狗定時器X25045和LED顯示驅動芯片MAX7219組成。在這個系統中提供了8位七段LED顯示器，其中前五位為輸出頻率值，顯示范圍為00.000～99.999MHz，后三位為幅度顯示位，顯示范圍為0～999，表示幅值從零幅度到滿幅度的變化。
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