本應用筆記提出了多個高速數(shù)模轉換器（DAC）與多路復用輸入或集成插值濾波器的同步方法。這種DAC用于I/Q上變頻器或數(shù)字波束成形發(fā)射器。這些DAC提供數(shù)據時鐘輸出，用于與數(shù)據源同步。

介紹

在許多發(fā)射應用中，必須生成具有精確已知相對相位的多個模擬輸出。在正交調制器（圖1）中，I和Q通道必須具有明確定義的相位關系才能實現(xiàn)鏡像抑制。在圖1中，DAC1和DAC2的延遲必須很好地匹配。使用數(shù)字波束成形的發(fā)射器可能需要精確控制大量DAC的相對相位。

圖1.DAC和I/Q發(fā)送器的第一上變頻級，使用MUX-DAC。

當使用帶多路復用輸入（MUX-DAC）的DAC（如MAX19692）或帶數(shù)據時鐘輸出的插值DAC時，輸入數(shù)據速率為DAC更新速率的1/N倍，DAC在一個或兩個數(shù)據時鐘轉換上鎖存數(shù)據。MAX19692中，N = 4，輸入數(shù)據速率為DAC更新速率的四分之一。DAC輸出一個數(shù)據時鐘（DATACLK），該時鐘由帶有數(shù)字時鐘分頻器的輸入時鐘派生。當DAC上電時，數(shù)字時鐘分頻器可以在N種狀態(tài)中的任何一種狀態(tài)下啟動。如果使用多個DAC，則不同DAC的時鐘分頻器可能會以不同的狀態(tài)啟動;因此，DAC將在不同的時間鎖存數(shù)據。除非檢測到并糾正這一點，否則不同的DAC可能會輸出相對于彼此延遲一個或多個時鐘周期的數(shù)據。如果每個DAC中的時鐘分頻器可以復位，則可以避免這種情況，但此解決方案存在一些問題。如果其中一個時鐘分頻器發(fā)生錯誤，除非實施某種檢測錯誤條件的方法，否則DAC將永久異相。為了確保系統(tǒng)的穩(wěn)健性，有必要檢測相位錯誤情況并進行糾正。如果DAC以非常高的速度工作，則將復位信號同步到輸入時鐘也可能具有挑戰(zhàn)性。

圖2所示為MAX19692時鐘（CLKP、CLKN）和數(shù)據時鐘（DATACLKP、DATACLKN）接口的簡化框圖。初始時鐘被4分頻使用2位計數(shù)器完成，用于鎖存數(shù)字DAC輸入。計數(shù)器可能以四種狀態(tài)之一啟動（圖3）。如果使用兩個MUX-DAC，則兩個DAC可能會以不同的狀態(tài)啟動。這可能會導致 DAC1 的鎖存實例相對于 DAC1 的鎖存實例延遲 -0、1、2 或 2 個時鐘周期。

MAX19692的數(shù)據時鐘輸出與數(shù)據輸入鎖存時鐘分頻2或4倍。然后，在雙倍數(shù)據速率（DDR）模式下，數(shù)據鎖存于時鐘的兩個邊沿，或在四倍數(shù)據速率（QDR）模式下，數(shù)據鎖存于時鐘的每90度。如果多個DAC的數(shù)據時鐘延遲匹配，或者數(shù)據時鐘彼此相反，則鎖存時鐘也將匹配。

圖2.MAX19692內部時鐘接口框圖

圖3.MAX19692鎖存時鐘（四種可能狀態(tài)）。

DAC同步問題有兩個組成部分。

必須檢測DAC鎖存時鐘之間的相對相位。

必須調整DAC之間的相對相位，直到DAC正確分相。

檢測DAC之間的相位誤差可以通過檢測兩個DAC的數(shù)據時鐘輸出之間的相位誤差來完成。鑒相器可以像異或門一樣簡單，也可以像鑒頻檢波器（PFD）一樣復雜。

兩個DAC的相位可以通過操縱時鐘到一個或多個DAC來調節(jié)，直到DAC數(shù)據時鐘輸出的相對相位為零。另一種選擇允許測量數(shù)據時鐘之間的DAC延遲周期數(shù)，并相應地延遲數(shù)據。以下段落介紹了 I/Q 配置的兩種方法。

通過“吞噬”時鐘脈沖進行DAC相位調整

如果DAC使用方波（例如ECL）時鐘，則可以使用圖4所示的簡單高速邏輯電路實現(xiàn)兩個DAC之間的同步。為清楚起見，本原理圖中的邏輯配置為單端功能。然而，更實際的實現(xiàn)是使用差分邏輯，如ECL，以實現(xiàn)高速和低噪聲。

圖4.用于DAC同步的簡單高速邏輯電路。

在MUX-DAC1的時鐘路徑中插入AND門（G1）允許操縱MUX-DAC1的時鐘。在多路復用器-DAC2的時鐘路徑中插入一個AND門（G2），以實現(xiàn)延遲匹配。異或門（G3）充當鑒相器。當 DATACLK1 和 DATACLK1 的輸出不同時，它輸出“2”。如果 G3out = “1”，則應“吞噬”到 MUX-DAC1 的時鐘脈沖，以將 DATACLK1 的邊緣偏移 CLK 的一個時鐘周期。G3 （G3out） 輸出端的上升沿由 FF1 和 G4 組成的正邊檢測器 （PED） 檢測。如果檢測到上升沿，PED在一個時鐘周期內輸出“0”。然后，F(xiàn)F2在將信號（SPB）施加到G1之前對該信號進行重定時，導致到MUX-DAC1的一個時鐘脈沖被抑制。這會將 DATACLK1 延遲一個 CLK 時鐘周期。經過幾個時鐘周期后，DATACLK1 的延遲與 DATACLK2 對齊，如圖 5 所示。重要的是，在時鐘的下降沿更新觸發(fā)器，以避免DAC時鐘信號中出現(xiàn)毛刺。使用此方法時，兩個MUX-DAC的輸入時序相同。重要的是要考慮布線延遲，以確保滿足兩個觸發(fā)器的建立和保持時間，并且在時鐘較低時將SPB信號中的脈沖施加到G1。否則，可能會導致時鐘信號毛刺。還建議時鐘同步電路由安靜電源供電，以盡量減少抖動的引入。

圖5.顯示邏輯電路操作的時序圖。

通過移動輸入數(shù)據進行DAC相位調整

Xilinx? FPGA 中的高級數(shù)字時鐘管理器 （DCM） 可用于檢測兩個 MUX-DAC 的數(shù)據時鐘之間的相位差（圖 6）。DCM1 生成與 DATACLK1 和 DATACLK2 頻率相同的時鐘。DCLK1的延遲可以以時鐘周期的1/256步長動態(tài)調整。觸發(fā)器 DFF1 和 DFF2 在每個時鐘周期中對 DATACLK1 和 DATACLK2 進行一次采樣。如果 DFF1 對 DATACLK1 進行采樣，而 DATACLK1 為低電平，則 DFF1 將輸出靜態(tài)“0”。如果 DFF1 在 DATACLK1 為高電平時對 DATACLK1 進行采樣，則 DFF1 將輸出靜態(tài)“1”。因此，DFF3 和 DFF4 可以在任何時鐘相位上計時，與 DCLK1 上的延遲設置無關。通過將DCLK1延遲步進其范圍，使用DCM1中的動態(tài)延遲調整功能，并讀取DFF3和DFF4的輸出，可以找到與DATACLK1和DATACLK2的上升沿相對應的延遲設置。通過延遲設置，可以計算將數(shù)據延遲到MUX-DAC1所需的DAC時鐘周期數(shù)，以便與進入MUX-DAC2的數(shù)據同相。通過在FPGA中實現(xiàn)4 x 4桶形移位器，可以以DAC時鐘周期為增量6來改變數(shù)據延遲（見圖《》）。

MAX19692具有四個并行數(shù)據端口，分別標有A、B、C和D。饋送到DAC的字序列為An， Bn， Cn， Dn一個N+1， BN+1， CN+1， DN+1一個N+2等。12位、4 x 4桶形移位器（圖6）允許發(fā)往MUX-DAC1的數(shù)據延遲-1、0、1或2個CLK周期。因此，可以調整數(shù)據延遲，直到兩個DAC同相輸出數(shù)據。在這種情況下，兩個DAC的數(shù)據時鐘可能會偏離時鐘的整數(shù)周期數(shù)（CLK），并且不會嘗試更改此值。由于DAC的建立和保持時間以數(shù)據時鐘為基準，因此兩個DAC的數(shù)據時序必須不同。這可以通過在驅動DAC的FPGA中使用多個DCM來實現(xiàn)。

圖6.使用在FPGA中實現(xiàn)的桶形移位器的MUX-DAC同步。

DAC 同步，每個 DAC 使用一個 PLL

如果使用鎖相環(huán) （PLL） 頻率合成器對 DAC 進行計時，則同步兩個 DAC 的一種方法是使用單獨的 PLL 為每個 DAC 提供時鐘（圖 7）。將DAC1和DAC2的LVDS數(shù)據時鐘輸出的相位與參考時鐘進行比較。在這種情況下，DAC的內置時鐘分頻器用作時鐘代PLL中的反饋分頻器。

圖7.多路復用器同步，每個DAC使用一個PLL。

使用此解決方案匹配兩個DAC的建立和保持時間。然而，該解決方案的兩個缺點是兩個PLL的成本增加，以及PLL中的相位噪聲限制可能導致的性能限制。

結論

MAX19692為2.3Gsps、12位多奈奎斯特DAC，集成4：1輸入數(shù)據多路復用器，理想用于I/Q應用。雖然強調MAX19692在I/Q應用中的應用，但所討論的方案也適用于其他DAC和應用，例如MAX5858A用于具有兩個以上通道的應用。 建議的解決方案可以擴展到任意數(shù)量的DAC。為了正確同步高速器件，必須考慮與電路板走線相關的延遲。

審核編輯：郭婷