??1、如何處理實際布線中的一些理論沖突的問題

問：在實際布線中，很多理論是相互沖突的；例如： 1。處理多個模/數地的接法：理論上是應該相互隔離的，但在實際的小型化、高密度布線中，由于空間的局限或者絕對的隔離會導致小信號模擬地走線過長，很難實現理論的接法。我的做法是：將模/數功能模塊的地分割成一個完整的孤島，該功能模塊的模/數地都連接在這一個孤島上。再通過溝道讓孤島和“大”地連接。不知這種做法是否正確？ 2。理論上晶振與CPU的連線應該盡量短，由于結構布局的原因，晶振與CPU的連線比較長、比較細，因此受到了干擾，工作不穩定，這時如何從布線解決這個問題？諸如此類的問題還有很多，尤其是高速PCB布線中考慮EMC、EMI問題，有很多沖突，很是頭痛，請問如何解決這些沖突？多謝！

答：1. 基本上, 將模/數地分割隔離是對的。 要注意的是信號走線盡量不要跨過有分割的 地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。 2. 晶振是模擬的正反饋振蕩電路, 要有穩定的振蕩信號, 必須滿足loop gain與phase的規范, 而這模擬信號的振蕩規范很容易受到干擾, 即使加ground guard traces可能也無法完全隔離干擾。 而且離的太遠, 地平面上的噪聲也會影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進可能靠近。 3. 確實高速布線與EMI的要求有很多沖突。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符合規范。 所以, 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號走內層。 最后才用電阻電容或ferrite bead的方式, 以降低對信號的傷害。

2。在高速設計中，如何解決信號的完整性問題？差分布線方式是如何實現的？對于只有一個輸出端的時鐘信號線，如何實現差分布線？

答：信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線的拓樸。 差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實現的方式較多。 要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。

3。 關于高速差分信號布線

問：在pcb上靠近平行走高速差分信號線對的時候，在阻抗匹配的情況下，由于兩線的相互耦合，會帶來很多好處。但是有觀點認為這樣會增大信號的衰減，影響傳輸距離。是不是這樣，為什么？我在一些大公司的評估板上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離忽遠忽近，我不懂那一種效果更好。我的信號1GHz以上，阻抗為50歐姆。在用軟件計算時，差分線對也是以50歐姆來計算嗎？還是以100歐姆來算？接收端差分線對之間可否加一匹配電阻？謝謝！

答：會使高頻信號能量衰減的原因一是導體本身的電阻特性(conductor loss), 包括集膚效應(skin effect), 另一是介電物質的dielectric loss。 這兩種因子在電磁理論分析傳輸線效應(transmission line effect)時, 可看出他們對信號衰減的影響程度。 差分線的耦合是會影響各自的特性阻抗, 變的較小, 根據分壓原理(voltage divider)這會使信號源送到線上的電壓小一點。 至于, 因耦合而使信號衰減的理論分析我并沒有看過, 所以我無法評論。 對差分對的布線方式應該要適當的靠近且平行。 所謂適當的靠近是因為這間距會影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數。 需要平行也是因為要保持差分阻抗的一致性。 若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。 差分阻抗的計算是 2(Z11 - Z12), 其中, Z11是走線本身的特性阻抗, Z12是兩條差分線間因為耦合而產生的阻抗, 與線距有關。 所以, 要設計差分阻抗為100歐姆時, 走線本身的特性阻抗一定要稍大于50歐姆。 至于要大多少, 可用仿真軟件算出來。

4。
問：要提高抗干擾性，除了模擬地和數字地分開只在電源一點連接，加粗地線和電源線外，希望專家給一些好的意見和建議！

答：除了地要分開隔離外, 也要注意模擬電路部分的電源, 如果跟數字電路共享電源, 最好要加濾波線路。 另外, 數字信號和模擬信號不要有交錯, 尤其不要跨過分割地的地方(moat)。

5。 關于高速PCB設計中信號層空白區域敷銅接地問題

問：在高速PCB設計中，信號層的空白區域可以敷銅，那么多個信號層的敷銅是都接地好呢， 還是一半接地，一半接電源好呢？

答：般在空白區域的敷銅絕大部分情況是接地。 只是在高速信號線旁敷銅時要注意敷銅與信號線的距離， 因為所敷的銅會降低一點走線的特性阻抗。 也要注意不要影響到它層的特 性阻抗， 例如在dual stripline的結構時。??
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6。 高速信號線的匹配問題??????????????
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問：在高速板(如p4的主板)layour，為什么要求高速信號線(如cpu數據，地址信號線）要匹配? 如果不匹配會帶來什么隱患？其匹配的長度范圍（既信號線的時滯差）是由什么因素決定的，怎樣計算？

答： 要求走線特性阻抗匹配的主要原因是要避免高速傳輸線效應(transmission line effect)所引起的反射(reflection)影響到信號完整性(signal integrity)和延遲時間(flight time)。也就是說如果不匹配，則信號會被反射影響其質量。 所有走線的長度范圍都是根據時序(timing)的要求所訂出來的。影響信號延遲時間的因素很多，走線長度只是其一。P4要求某些信號線長度要在某個范圍就是根據該信號所用的傳輸模式(common clock或source synchronous)下算得的timing margin，分配一部份給走線長度的允許誤差。 至于， 上述兩種模式時序的計算， 限于時間與篇幅不方便在此詳述， 請到下列網http://developer.intel.com/design/Pentium4/guides 下載"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。 其中 "Methodology for Determining Topology and Routing Guideline"章節內有詳述。

7。
問： 在高密度印制板上通過軟件自動產生測試點一般情況下能滿足大批量生產的測試要求嗎?添加測試點會不會影響高速信號的質量？

答：一般軟件自動產生測試點是否滿足測試需求必須看對加測試點的規范是否符合測試機具的要求。另外，如果走線太密且加測試點的規范比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。 至于會不會影響信號質量就要看加測試點的方式和信號到底多快而定。基本上外加的測試點(不用線上既有的穿孔(via or DIP pin)當測試點)可能加在線上或是從線上拉一小段線出來。前者相當于是加上一個很小的電容在線上，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。
8。如何選擇PCB板材?如何避免高速數據傳輸對周圍模擬小信號的高頻干擾,有沒有一些設計的基本思路? 謝謝

答：選擇PCB板材必須在滿足設計需求和可量產性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的PCB板子(大于GHz的頻率)時這材質問題會比較重要。例如，現在常用的FR-4材質，在幾個GHz的頻率時的介質損dielectric loss會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(dielectric constant)和介質損在所設計的頻率是否合用。 避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)。可用拉大高速信號和模擬信號之間的距離，或加ground guard/shunt traces在模擬信號旁邊。還要注意數字地對模擬地的噪聲干擾。????

9。眾所周知PCB板包括很多層，但其中某些層的含義我還不是很清楚。mechanicalzkeepoutlayer,topoverlay,bottomoverlay, toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer這些層不知道它們的確切含義。希望您指教。

答：在EDA軟件的專門術語中，有很多不是有相同定義的。以下就字面上可能的意義來解釋。
Mechnical: 一般多指板型機械加工尺寸標注層 Keepoutlayer: 定義不能走線、打穿孔(via)或擺零件的區域。這幾個限制可以獨立分開定義。 Topoverlay: 無法從字面得知其意義。多提供些訊息來進一步討論。
Bottomoverlay: 無法從字面得知其意義。可多提供些訊息來進一步討論。
Toppaste: 頂層需要露出銅皮上錫膏的部分。
Bottompaste: 底層需要露出銅皮上錫膏的部分。
Topsolder: 應指頂層阻焊層，避免在制造過程中或將來維修時可能不小心的短路 Bottomsolder: 應指底層阻焊層。
Drillguide: 可能是不同孔徑大小，對應的符號，個數的一個表。
Drilldrawing: 指孔位圖，各個不同的孔徑會有一個對應的符號。
Multilayer: 應該沒有單獨這一層，能指多層板，針對單面板和雙面板而言。

10。一個系統往往分成若干個PCB，有電源、接口、主板等，各板之間的地線往往各有互連，導致形成許許多多的環路，產生諸如低頻環路噪聲，不知這個問題如何解決？

答：各個PCB板子相互連接之間的信號或電源在動作時，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環路，尤其是電流較大的部分，調整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。