PCB中信號完整性分析的基礎(chǔ)知識可能不是基本的。信號完整性仿真工具非常適合在原理圖和布局設(shè)計(jì)期間計(jì)算不同網(wǎng)絡(luò)中信號的行為，但您仍然需要采取一些步驟來解釋結(jié)果。盡管一些信號完整性和電磁仿真工具可以達(dá)到先進(jìn)性，但它們根本無法與您從測量中收集的信息相提并論。無論您使用哪種方法來檢查電路板中的信號完整性（您應(yīng)該同時(shí)執(zhí)行這兩種方法），您都可以采取一些重要步驟來分析信號的行為并識別電路板中的問題。

信號完整性分析入門

信號完整性分析從布局前階段的仿真開始。構(gòu)建布局后，您可以使用一些重要的布局后仿真來分析電路板中幾何相關(guān)的信號完整性。在某些時(shí)候，您需要將信號完整性仿真結(jié)果與實(shí)際測量結(jié)果進(jìn)行比較，因此請隨身攜帶結(jié)果進(jìn)行比較。

布局前分析

這部分實(shí)際上是關(guān)于電路設(shè)計(jì)、元件選擇以及檢查信號如何在兩個(gè)元件的I/O之間傳播。有三項(xiàng)重要的分析可以告訴您有關(guān)董事會行為的大量信息。

暫時(shí)性行為。?也可以使用瞬態(tài)分析在時(shí)域中對兩個(gè)緩沖區(qū)之間連接的瞬態(tài)響應(yīng)進(jìn)行建模，或者可以通過零極點(diǎn)分析確定瞬態(tài)的行為。這將向您顯示由于振鈴和接近預(yù)期信號電平而導(dǎo)致的過沖/下沖。這些集成電路仿真的最精確版本涉及IBIS模型，盡管SPICE子電路可用于對I/O緩沖器進(jìn)行建模。

S 參數(shù)和傳遞函數(shù)。?電路板中的某些功能塊可以建模為多端口網(wǎng)絡(luò)，這意味著它們的線性行為可以用特定頻率下的S參數(shù)來描述。您可以從時(shí)域中的反射系數(shù)確定S參數(shù)，在傳輸線中，反射系數(shù)涉及負(fù)載電容給出的輸入阻抗。您可以從 S 參數(shù)計(jì)算網(wǎng)絡(luò)的傳遞函數(shù)，反之亦然。這是一個(gè)很好的指南，顯示了所涉及的所有數(shù)學(xué)。

脈沖響應(yīng)。該仿真涉及兩個(gè)目標(biāo)：驗(yàn)證 S 參數(shù)模型/傳遞函數(shù)在定義帶寬中的因果關(guān)系，以及檢查定義的上升時(shí)間內(nèi)的脈沖響應(yīng)行為。脈沖響應(yīng)還允許您沿互連設(shè)計(jì)提取色散和傳播。這樣可以在布局PCB之前的理想情況下為給定的輸入/輸出緩沖器對確定預(yù)期的通道模型。

眼圖。緩沖模型和互連設(shè)計(jì)可用于模擬眼圖。眼圖是信道一致性的重要組成部分，因?yàn)樗鼘@示偽隨機(jī)位序列下的預(yù)期信號電平、過沖、碼間干擾 （ISI）、抖動(dòng)和預(yù)期誤碼率。

2 端口網(wǎng)絡(luò)的 S 參數(shù)與傳遞函數(shù)之間的關(guān)系。

在更復(fù)雜的渠道中，上述一組布局前分析可以幫助您通過過渡確定計(jì)劃、

只要您在創(chuàng)建設(shè)計(jì)之前了解每個(gè)元素的結(jié)構(gòu)，就可以

布局后分析

這部分實(shí)際上是關(guān)于檢查電路板中的寄生效應(yīng)如何影響信號完整性。由于寄生信號完整性效應(yīng)是電路板幾何結(jié)構(gòu)的函數(shù)，因此您需要檢查以下與幾何結(jié)構(gòu)相關(guān)的信號完整性問題：

串音。許多設(shè)計(jì)師的禍根，串?dāng)_源于電感和電容耦合。如果您正在檢查串?dāng)_對受害者和侵略者跡線的影響，則電容耦合僅在兩者相鄰時(shí)才會發(fā)生。電感串?dāng)_不受范圍限制，電路板中的所有走線都可以通過磁場相互耦合。

傳輸線行為。雖然您可以在預(yù)布局階段使用傳輸線模型檢查信號跡線，但最好直接從布局中執(zhí)行此操作。如果您的線路不受阻抗控制，則需要檢查線路上的反射（如果有）是否會降低接收器的信號電平并導(dǎo)致數(shù)字信號的階梯響應(yīng)。對于模擬信號，這可能會更加棘手，因?yàn)槟趯ふ揖€路上的干擾和駐波形成。但是，正確的信號完整性模擬器可以分離入射波和反射波，使您可以單獨(dú)檢查每個(gè)脈沖的行為。然后，您可以確定反射水平，并查看信號電平是否滿足您的信令要求。

您預(yù)先檢查的所有內(nèi)容！這里的重點(diǎn)是檢查寄生效應(yīng)、纖維編織等。不要顯著改變電路板中信號的行為。如果多個(gè)跟蹤失敗，則需要修改布局。首先要從堆疊和跟蹤幾何體開始。

信號完整性分析工具

以上幾點(diǎn)可能就像您需要一個(gè)復(fù)雜的模擬器程序來構(gòu)建和運(yùn)行這些信號完整性分析工具一樣。您需要的確切工具將取決于您要模擬和評估的內(nèi)容。在您的 EDA 工具中，其中一些仿真只是使用 IBIS 之類的東西完成的，而使用多個(gè)網(wǎng)絡(luò)的更復(fù)雜的仿真可能需要 3D 場求解器或類似的 2D 求解器工具。

無阻抗規(guī)格的單端總線

在沒有端接的較慢的單端總線中，可能會觀察到一些瞬態(tài)行為（振鈴），這可能是由于互連的結(jié)構(gòu)（其電容和電感）造成的。這是在SPI中當(dāng)走線較短時(shí)可以觀察到的。在這些總線中，只要在原理圖中應(yīng)用了傳輸線模型，并且定義了引腳規(guī)格（SPICE子電路或IBIS模型），就可以觀察到振鈴預(yù)布局。

原理圖中的無損傳輸線模型示例。

當(dāng)單端總線實(shí)際布線時(shí)，您可以使用EDA工具中的信號完整性分析器運(yùn)行布局后仿真。這些分析儀可以使用邏輯系列分配或IBIS模型對相關(guān)引腳/網(wǎng)絡(luò)進(jìn)行仿真：

串?dāng)_波形，并識別強(qiáng)耦合區(qū)域

反射波形

其他信號行為指標(biāo)（上升/下降時(shí)間、過沖/下沖等）

計(jì)算沿軌道長度的平均阻抗

在沒有阻抗規(guī)格的單端總線中，當(dāng)總線變長時(shí)，可以觀察到驅(qū)動(dòng)器端的反射，或者由于總線上的電容和電感引起的振鈴。如果振鈴產(chǎn)生過大的過沖，那么降低走線電感和增加阻尼是降低振鈴幅度的兩條主要途徑。另一種是通過增加串聯(lián)電阻來增加阻尼，這是使用低阻抗緩沖器輸出到更長的不匹配傳輸線中的做法。

阻抗控制總線

在單端和差分阻抗控制總線中，端接阻抗可能是片上阻抗，因此在后布局中基于邏輯系列的仿真是無效的，因?yàn)樗荒苷_描述總線的阻抗。串?dāng)_仍然可以仿真，因?yàn)槟粚蓚€(gè)互連之間的耦合視為上升時(shí)間的函數(shù)，并且串?dāng)_幅度將相應(yīng)地與上升時(shí)間成反比，即使您只分配一個(gè)邏輯系列。

對于反射和阻抗違規(guī)的布局后仿真，在這種情況下，仿真至少應(yīng)使用IBIS模型來定義緩沖器行為，而不是依賴于邏輯系列描述。只要緩沖區(qū)描述已知且可用，就可以在PCB編輯器中應(yīng)用它來建模元件的行為。PCB編輯器中用于串?dāng)_和反射波形的標(biāo)準(zhǔn)信號完整性工具可以幫助在進(jìn)入更高級的分析工具之前對信號行為（上升/下降時(shí)間、過沖、串?dāng)_、一致阻抗和振鈴）進(jìn)行大量前期鑒定。

在路由網(wǎng)絡(luò)中獲取反射和串?dāng)_數(shù)據(jù)。最高結(jié)果（反射）取決于特定的邏輯系列，除非應(yīng)用經(jīng)過驗(yàn)證的IBIS模型，否則可能并不總是準(zhǔn)確的。底部結(jié)果（受害網(wǎng)絡(luò)上的串?dāng)_）取決于電壓變化率，與邏輯系列無關(guān)。

為了模擬眼圖、多網(wǎng)串?dāng)_和沿網(wǎng)長度的阻抗偏差等內(nèi)容，可以使用外部工具。字段求解器是一種選擇，其中有許多工具具有不同的專業(yè)化級別。像全波場求解器這樣的東西并不總是必要的，除非你想模擬輻射發(fā)射，用SI / PI更深層次的東西，或者在模擬網(wǎng)絡(luò)中提取S參數(shù)。

審核編輯：劉清