現場可編程門陣列的結構與設計??

摘要：現場可編程門陣列（FPGA——Field Programmable Gate Array)是上世紀80年代末發展起來的新型大規模集成邏輯器件。它采用高級計算機輔助設計技術進行器件的開發與設計,其優越性大大超過普通TTL集成門。重點介紹了FPGA的基本組成原理及設計方法。

關鍵詞：現場可編程門陣列；可配置邏輯塊；專用集成電路

1??? 引言

??? FPGA是上世紀80年代末開始使用的大規模可編程數字集成電路器件。它充分利用計算機輔助設計技術進行器件的開發與應用。用戶借助于計算機不僅能自行設計專用集成電路芯片，還可在計算機上進行功能仿真和實時仿真，及時發現問題，調整電路，改進設計方案。這樣，設計者不必動手搭接電路、調試驗證，只須在計算機上操作很短的時間，即可設計出與實際系統相差無幾的理想電路。而且，FPGA器件采用標準化結構，體積小、集成度高、功耗低、速度快，可無限次反復編程，因此，成為科研產品開發及其小型化的首選器件，其應用極為廣泛。

2??? FPGA的基本組成原理

??? FPGA的基本組成與生產廠家有關，不同廠家的器件其結構、工藝技術和編程方法各不相同。目前國內廣泛使用Xilinx公司生產的FPGA器件。XilinxFPGA采用邏輯單元陣列(Logic Cell Array—簡稱LCA)結構，其示意圖如圖1所示。

圖1??? Xilinx公司FPGA結構圖

??? 由圖1可知，XilinxFPGA由3個可編程基本單元陣列組成：輸入/輸出塊(I/OBlock—簡稱I/OB)陣列，可配置邏輯塊(Configurable LogicB lock—簡稱CLB)陣列及可編程互連網絡(Programmable Interconnect—簡稱PI)。其中輸入/輸出塊排列在芯片周圍，它是可配置邏輯塊與外部引腳的接口。可配置邏輯塊是FPGA的核心，它以矩陣形式排列在芯片中心。每個CLB均可實現一個邏輯功能小單元。各CLB之間通過互連網絡編程連接，以實現復雜的邏輯功能。

3??? FPGA的開發過程

??? FPGA的開發過程依賴于它的軟件開發系統,其設計流程如圖2所示。

??? 由圖2可知，FPGA的基本設計流程分為3部分：設計輸入，設計實現及設計驗證。

圖2FPGA的基本設計流程

3.1??? 設計輸入

??? 設計輸入是將要實現的邏輯關系以開發系統所支持的方式輸入計算機，這是設計FPGA的開始。有多種方法實現設計輸入，最常用的是原理圖編輯器。它允許用2種方式進行設計輸入：

??? 1)圖形輸入這種輸入方式允許使用元件庫中提供的各種常規門電路及邏輯部件(宏單元)設計電路，并以原理圖的方式輸入；

??? 2)文本輸入這種輸入方式允許使用高級可編程邏輯設計語言，如VHDL，ABEL、CUPL語言等編寫輸入文件,也允許直接用布爾方程進行輸入。

??? 設計輸入的目的是要產生一個XNF(Xilinx Netlist Format)文件，這是設計實現和設計驗證的輸入文件。如果同時采用圖形輸入和文本輸入，則還需要進行歸并(XNFMERGE)處理，以產生一個完整的XNF文件。

3.2??? 設計實現

??? 設計實現是設計開發過程的核心，其主要任務是對歸并后的XNF文件進行分割、布局和布線。分割是把XNF文件中的邏輯設計經過化簡，分割成為以CLB及I/OB為基本單元的邏輯設計。布局是把分割后的邏輯設計分配到FPGA的相應CLB及I/OB位置。布線是對已布局好的CLB，I/OB進行連線。Xilinx開發軟件具有自動布局、布線功能，它能在布局、布線過程中采用一系列優化程序，找出最佳布局、布線方案。設計實現的最終目的是產生符合設計要求的比特流文件。這是用來為FPGA芯片裝載的二進制文件。

3.3??? 設計驗證

??? 設計驗證主要是對電路進行仿真測試。仿真測試包括功能仿真和實時仿真。功能仿真假設信號通過每個邏輯門產生同樣的延遲時間(0.1ns)，而通過路徑沒有延時。這種仿真可測試系統功能是否滿足設計要求。實時仿真是在布局布線后進行，它能按照所選器件的實際延遲時間進行模擬，主要用來驗證系統的時序關系。

??? 設計輸入、設計實現和設計驗證三個部分交替進行，最后得到完全滿足設計要求的二進制文件。用該文件通過加載電纜或編程EPROM對FPGA加載，即可得到用戶需要的專用集成電路芯片。

4??? FPGA設計方法

4.1??? 時鐘信號分配技術

??? 時鐘分配網絡是FPGA芯片中的特殊布線資源,由特定的引腳和特定的驅動器驅動,只能驅動芯片上觸發器的時鐘輸入端或除了時鐘輸入端外有限的一些負載,其反相功能一般可在可編程邏輯塊(CLB)或可編程輸入輸出塊(I/OB)內部實現,其目的是為設計提供小延遲偏差的時鐘信號。因此，FPGA特別適合于同步電路設計技術，盡可能減少使用的時鐘信號種類。而在TTL電路設計中經常采用的由組合邏輯生成多個時鐘，然后分別驅動多個觸發器以裝入和保持數據的設計方法，對FPGA設計是不適用的。因為，這樣做會使得時鐘種類很多，不能利用專用的時鐘驅動器和專用的時鐘布線資源，時鐘信號只能由通用的布線資源拼湊而成，各個負載點上的時鐘延遲偏差很大，會引起數據保持時間問題，降低工作速度。

??? 對FPGA設計而言，更有效的方法是使用一個時鐘信號，而由組合邏輯生成多個時鐘使能信號，分別驅動觸發器的時鐘使能端，所有觸發器的數據裝入都由同一個時鐘控制，但只有時鐘使能信號有效的觸發器才會裝入數據，時鐘使能信號無效的觸發器則保持數據。這種方法充分發揮了FPGA器件體系結構的優勢，是設計者應該盡量使用的設計技巧。

4.2??? 人工干預自動布局布線

??? 經過FPGA生產廠家的不斷努力，FPGA自動設計工具逐漸趨于完善，可以獲得較高的布通率和芯片資源利用率。對一般應用，使用自動設計工具往往就可以了。但對于一些性能要求較高或者邏輯功能比較復雜的設計來說，FPGA自動設計工具的自動布局、布線結果往往不能滿足要求，此時比較有效的方法就是在原理圖一級手工干預邏輯分割和布局布線，以及使用強迫文件(CST文件)干預自動布局布線。對于XC200，XC300系列FPGA設計，用戶可使用CLBMAP機制控制邏輯分割，將某些功能映射到特定的可編程邏輯塊(CLB)中；對于XC400系列的FPGA設計，可使用FMAP和HMAP機制實現邏輯分割。此外，可以通過元件符號定位機制(LOC=)控制觸發器、三態驅動器、可編程邏輯塊等在芯片中的指定位置。一般來說，使用三態驅動器構成內部三態總線和使用XC4000系列的硬宏單元時人工指定位置，否則自動布局布線的結果往往很差。

4.3采用冗余技術

??? 重復設置相同的電路單元以盡可能地減輕信號負載和縮短互連延遲，是FPGA設計中獲取高性能的一種常用方法。同時，在使用多片FPGA芯片時，重復設置相同的電路單元，可以減少對FPGA芯片引腳數量的需求。因為，隨著FPGA芯片引腳數的增加，其成本也大幅度增加。在設計中采用此項技術，對降低成本取得了較好的效果。

5??? 結語

??? FPGA是一種非常有前途的新技術，很適合于科研工作中的樣機、新產品及一些生產量不是特別大的產品。對于批量較大產品可以通過板圖優化制成ASIC以降低成本。本文主要是針對XILINX公司的XC300，XC400系列FPGA及其開發工具來進行討論的。正確使用FPGA的資源及其設計工具，使之適合FPGA體系結構的特點，對設計結果的影響非常大。