五、實(shí)驗(yàn)要求

　　根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試和實(shí)驗(yàn)過(guò)程；設(shè)計(jì)程序、程序分析報(bào)告、仿真波形圖及其分析報(bào)告。

　　1. 設(shè)計(jì)思路

　　6. 由題意知，我們要設(shè)計(jì)一個(gè)電路與A/D轉(zhuǎn)換器ADC0809相連，通過(guò)接受時(shí)鐘輸入來(lái)決定狀態(tài)，通過(guò)對(duì)不同狀態(tài)輸出不同的控制信號(hào)，實(shí)現(xiàn)對(duì)ADC0809的采樣控制，最終輸出穩(wěn)定的采樣電壓。本實(shí)驗(yàn)中將設(shè)計(jì)如下進(jìn)程。

　　設(shè)置兩個(gè)信號(hào)Current_State、Next_State，以便實(shí)現(xiàn)狀態(tài)的通知。

　　① 主控時(shí)序進(jìn)程REG

　　總體設(shè)計(jì)思想：用REG控制整個(gè)采樣控制電路的狀態(tài)，是整個(gè)電路的總指揮。

　　通過(guò)監(jiān)測(cè)ADC0809輸出的信號(hào)，實(shí)現(xiàn)不同狀態(tài)的轉(zhuǎn)換，進(jìn)而控制不同不同的進(jìn)程Process。

　　主控時(shí)序進(jìn)程REG只輸出狀態(tài)，只接收ST1。

　　當(dāng)狀態(tài)為ST0的時(shí)候，開始新一輪的采樣；

　　當(dāng)接收ST1的時(shí)候，通知COM2將采樣數(shù)據(jù)鎖存，輸出。

　　進(jìn)程REG對(duì)信號(hào)：CLK、Next_State信號(hào)敏感

　　② 組合進(jìn)程COM1

　　總體設(shè)計(jì)思想：用COM1實(shí)現(xiàn)COM2對(duì)REG的通知，是整個(gè)電路的傳令兵；用COM2控制整個(gè)電路，是整個(gè)電路狀態(tài)改變的具體執(zhí)行者。

　　。

　　當(dāng)EOC=1的時(shí)候，通知REG，以便改變電路狀態(tài)。

　　進(jìn)程COM1對(duì)信號(hào)Current_State和EOC敏感

　　③ 進(jìn)程LATCH

　　總體設(shè)計(jì)思想：用LATCH來(lái)鎖存轉(zhuǎn)換好的數(shù)據(jù)，并控制數(shù)據(jù)的輸出。

　　進(jìn)程LATCH對(duì)信號(hào)LOCK，REGL敏感

　　程序設(shè)計(jì)

　　LIBRARYIEEE;

　　USEIEEE.STD_LOGIC_1164.ALL;

　　ENTITY ADCINT IS

　　PORT（D ：INSTD_LOGIC_VECTOR（7DOWNTO0）;--來(lái)自0809轉(zhuǎn)換好的8位數(shù)據(jù)

　　CLK:INSTD_LOGIC; --狀態(tài)機(jī)工作時(shí)鐘

　　EOC:INSTD_LOGIC; --轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換

　　ALE:OUTSTD_LOGIC; --8個(gè)模擬信號(hào)通道地址鎖存信號(hào)

　　START:OUTSTD_LOGIC; --轉(zhuǎn)換開始信號(hào)

　　OE:OUTSTD_LOGIC; --數(shù)據(jù)輸出3態(tài)控制信號(hào)

　　ADDA:OUTSTD_LOGIC; --信號(hào)通道最低位控制信號(hào)

　　LOCK0:OUTSTD_LOGIC; --觀察數(shù)據(jù)鎖存時(shí)鐘

　　LED:OUTSTD_LOGIC; --用來(lái)指示仿真程序是否正確

　　-- LED2： OUT STD_LOGIC; --2用來(lái)指示仿真程序是否正確

　　Q ：OUTSTD_LOGIC_VECTOR（7DOWNTO0）--8位數(shù)據(jù)輸出

　　）;

　　END ADCINT;

　　ARCHITECTURE behav OF ADCINT IS

　　TYPE states IS（st0，st1，st2，st3，st4）; --定義各狀態(tài)子類型

　　SIGNAL current_state ， next_state ： states ：= st0;

　　SIGNAL REGL ：STD_LOGIC_VECTOR（7DOWNTO0）;

　　SIGNAL LOCK ：STD_LOGIC; --轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號(hào)

　　BEGIN

　　ADDA 《= ‘1’;--當(dāng)ADDA《=‘0’，模擬信號(hào)進(jìn)入通道IN0，當(dāng)ADDA《=‘1’，則進(jìn)入通道IN1

　　Q 《= REGL; LOCK0 《= LOCK;

　　------------------進(jìn)程REG---------------------

　　--用REG控制整個(gè)采樣控制電路的狀態(tài)，是整個(gè)電路的總指揮。

　　PROCESS（CLK）

　　BEGIN

　　IF CLK=‘1’ and CLK‘eventTHEN -- 檢測(cè)時(shí)鐘上升沿

　　--LED《=’0‘;

　　IF next_state=st0 THEN -- 初始化狀態(tài)機(jī)

　　current_state《=st0;

　　ELSIF next_state=st1 THEN --開始轉(zhuǎn)換（st1）

　　current_state《=st1;

　　ELSIF next_state=st2 THEN --等待轉(zhuǎn)化完畢，檢測(cè)EOC是否為高電平

　　current_state《=st2;

　　ELSIF next_state=st3 THEN

　　-- LED《=’1‘;

　　current_state《=st3;

　　ELSIF next_state=st4 THEN

　　current_state《=st4;

　　ENDIF;

　　ENDIF;

　　ENDPROCESS;

　　------------------進(jìn)程COM2---------------------

　　--用COM2控制整個(gè)電路，是整個(gè)電路狀態(tài)改變的具體執(zhí)行者。

　　PROCESS（current_state，EOC）

　　VARIABLE First_EOC ：STD_LOGIC;

　　BEGIN

　　--LED2《=’0‘;

　　IF current_state=st0 THEN -- 初始化狀態(tài)機(jī)

　　ALE《=’1‘;

　　START《=’0‘;

　　OE《=’0‘;

　　LOCK《=’0‘;

　　next_state《=st1;

　　ELSIF current_state=st1 THEN --開始轉(zhuǎn)換（st1）

　　START《=’1‘;

　　ALE《=’0‘;

　　--IF EOC=’0‘ THEN -- 轉(zhuǎn)換結(jié)束

　　next_state《=st2;

　　First_EOC：=EOC;--在狀態(tài)1記錄EOC，以便后面判斷AD是否開始轉(zhuǎn)換

　　--END IF;

　　ELSIF current_state=st2 THEN --等待轉(zhuǎn)化完畢，檢測(cè)EOC是否為高電平

　　START《=’0‘;

　　OE《=’0‘;

　　if ’1‘=（First_EOC XOR EOC）then

　　IF EOC=’1‘ THEN

　　-- IF EOC=’1‘ THEN

　　next_state《=st3;

　　-- END IF;

　　-- else

　　-- next_state《=st2;

　　ENDIF;

　　else

　　next_state《=st2;

　　ENDIF;

　　ELSIF current_state=st3 THEN

　　--LED2《=’1‘;

　　IF EOC=’1‘ THEN -- 轉(zhuǎn)換結(jié)束

　　OE《=’1‘;

　　next_state《=st4;

　　ELSE

　　OE《=’0‘;

　　ENDIF;

　　ELSIF current_state=st4 THEN

　　OE《=’0‘;

　　LOCK《=’1‘;

　　next_state《=st0; --開啟下一輪新的轉(zhuǎn)換

　　ENDIF;

　　ENDPROCESS;

　　------------------進(jìn)程LATCH---------------------

　　--用來(lái)控制電路的輸出

　　PROCESS（LOCK，REGL）

　　VARIABLE cq ：std_logic_vector（7DOWNTO0）;--用來(lái)保存數(shù)值

　　BEGIN

　　IF LOCK=’0‘ THEN

　　cq：=D;

　　ELSIF LOCK=’1‘ THEN

　　REGL《=cq;

　　ENDIF;

　　ENDPROCESS;

　　ENDARCHITECTURE behav;

　　2. 仿真分析

　　圖8-5 仿真波形圖

　　由8-5可知，仿真波形和圖8-4控制ADC0809采樣時(shí)序圖一致。

　　3. 硬件測(cè)試和實(shí)驗(yàn)過(guò)程

　　表1-1 ADCINT在GWAC6板上目標(biāo)芯片EP1C6Q240C8的引腳鎖定信息