高性能計算、人工智能等應(yīng)用推動芯片的技術(shù)節(jié)點不斷向前邁進(jìn)，導(dǎo)致設(shè)計、制造的難度 和成本問題凸顯，針對這一問題，Chiplet?技術(shù)應(yīng)運而生。Chiplet?技術(shù)是將復(fù)雜的系統(tǒng)級芯片按?IP?功 能切分成能夠復(fù)用的“小芯片?（芯粒）”，然后將執(zhí)行存儲和處理等功能的小芯片以超高密度扇出型封 裝、2.5D?和?3D?高端性能封裝進(jìn)行重新組裝，以實現(xiàn)高性能計算對高帶寬、高性能的要求。介紹了上 述封裝的多樣化形式和通信協(xié)議，分析其重要的電連接結(jié)構(gòu)與工藝難點，及其在可靠性方面的一些問題。

引言 ? ?

高性能計算、人工智能、5G?通信、數(shù)據(jù)中心和云計 算的快速發(fā)展使芯片的技術(shù)節(jié)點不斷向前推進(jìn)，單顆 芯片上集成的晶體管數(shù)目已超過百億級。與此同時， 將更多功能集成在單顆芯片的難度不斷增大，設(shè)計與 制造的成本不斷上升。與?90 nm?技術(shù)節(jié)點相比，3 nm技術(shù)節(jié)點的投資成本增加了?35~40?倍，僅英特爾 （Intel）、臺積電（TSMC）和三星（Samsung）3?家頭部企 業(yè)參與其中。5 nm?技術(shù)節(jié)點的設(shè)計成本超過?5?億美 金，約是?28 nm?的?10?倍。為解決上述問題，出現(xiàn)了?Chiplet?概念。

Chiplet?作為一種設(shè)計概念，指將單顆集成復(fù)雜功 能的片上系統(tǒng)級芯片（SoC）離散成多顆特定功能的小 芯片（Chiplet，又稱“芯粒”），再采用封裝技術(shù)將其整合 在一起，構(gòu)成多功能的異構(gòu)系統(tǒng)級封裝（SiP），以持續(xù) 提高器件算力，縮短產(chǎn)品開發(fā)周期，提升產(chǎn)品良率，降 低整體成本。近年來，受限于高端設(shè)備和材料的能力 等，以?Chiplet?方式將處理芯片與存儲芯片封裝集成的 技術(shù)越來越重要。目前，TSMC、Intel、Samsung?等均已 發(fā)布相關(guān)產(chǎn)品，通過高密度（≥16 /mm2）和窄節(jié)距（≤?130?μm）的輸入?/?輸出接口（I/O）為處理芯片與存儲芯 片提供定制化的封裝，以應(yīng)對高性能計算、人工智能、 數(shù)據(jù)處理等前沿行業(yè)的要求。市場研究公司?Yole?根 據(jù)產(chǎn)品的終端應(yīng)用特點，將為追求最優(yōu)計算性能而采 用的先進(jìn)封裝平臺技術(shù)歸類為高端性能封裝，高端性 能封裝主要包括超高密度扇出型封裝（UHD FO）、嵌 入硅橋技術(shù)、2.5D?硅轉(zhuǎn)接板技術(shù)、3D?存儲堆疊和混合 鍵合技術(shù)。加入封測行業(yè)交流群，加VX：tuoke08。2021—2026?年，全球封裝市場總額預(yù)計將 達(dá)到?960?億美元，復(fù)合年增長率保持在?3.8%。同時， 先進(jìn)封裝的營收將超過傳統(tǒng)封裝。而以?FO、2.5D?和?3D?封裝為代表的高端性能封裝，在人工智能、5G?通信 和高性能計算等產(chǎn)業(yè)的推動下，其復(fù)合年增長率將超 過?10%，呈現(xiàn)高速增長的態(tài)勢。?

本文介紹了高端性能封裝的主要技術(shù)形式，剖析 了其結(jié)構(gòu)的特點，分析了其在設(shè)計、工藝和可靠性測 試方面所面臨的挑戰(zhàn)。?

2?高端性能封裝的結(jié)構(gòu) ? ?

高端性能封裝主要以追求最優(yōu)化計算性能為目的，其結(jié)構(gòu)主要以?UHD FO、2.5D?和?3D?先進(jìn)封裝為 主。在上述封裝結(jié)構(gòu)中，決定封裝形式的主要因素為 價格、封裝密度和性能等。?

由?TSMC?在先進(jìn)封裝上的主要業(yè)務(wù)可知，推動高 端性能封裝的主要項目為高性能計算與高帶寬存儲， 其代表結(jié)構(gòu)為基于硅轉(zhuǎn)接板的芯片在晶圓基板上的 封裝（CoWoS@-S），是一種典型的?2.5D?封裝結(jié)構(gòu)。該 結(jié)構(gòu)將處理芯片和存儲芯片平鋪在硅轉(zhuǎn)接板上，采用 線寬?/?線間距為?0.4?μm /0.4?μm?的金屬布線將其互 連。TSMC?突破光罩對硅轉(zhuǎn)接板面積的限制，結(jié)合集成 芯片的數(shù)量，制定了其在?2.5D?封裝上的發(fā)展路線。?Intel?和?Samsung?在?2.5D?封裝上，也具有類似的封裝結(jié)構(gòu)。對于?2.5D?封裝而言，硅轉(zhuǎn)接板可提供亞微米 級高密度布線，能夠顯著提升多芯片的組裝密度。隨 著高帶寬存儲芯片的數(shù)據(jù)傳輸效率逐步提升，采用?2.5D?封裝連接存儲芯片和處理器芯片將成為主流的 選擇。然而，硅轉(zhuǎn)接板采用前道晶圓制造的設(shè)備和工 藝，制作成本相對昂貴。為此，一些企業(yè)在?FO?封裝的 基礎(chǔ)上進(jìn)一步深耕，開發(fā)出多樣化的結(jié)構(gòu)，以滿足一 些稍低端產(chǎn)品的需求。

FO?通過晶圓重構(gòu)技術(shù)，將多顆相同或不同的芯 片靈活組合起來，以實現(xiàn)多芯片集成的目的。在此基 礎(chǔ)上，F(xiàn)O?采用高密度布線有機層、硅橋和高速基板等 來提升器件的性能，衍生出了?2D、2.1D、2.2D?和?2.3D?封裝結(jié)構(gòu)，以實現(xiàn)超高密度?I/O?的連接。由于?FO?主要采用高分子材料來制造芯片間的微米級布線，其 自身的線寬?/?間距的尺寸極限也相對明顯。為進(jìn)一步 縮小?FO?封裝的布線尺寸，新的設(shè)備與材料有待開發(fā)， 同時，封裝成本也將大大提高。因此，F(xiàn)O?封裝主要應(yīng) 用在性能相對較低的存儲器與處理器芯片上。?

在高端性能封裝中，處理芯片和存儲芯片對高帶 寬、低延遲有嚴(yán)格的要求，3D?封裝是最理想的方案。目 前，常見的?3D?封裝結(jié)構(gòu)為存儲芯片間垂直互連以及 存儲芯片與邏輯芯片間的連接。在上述結(jié)構(gòu)中，除采 用微凸點的芯片堆疊（C2C）和晶圓上芯片（C2W）工藝 外，基于硅通孔和混合鍵合（HB）的無凸點工藝實現(xiàn)了 異構(gòu)異質(zhì)芯片間的最短距離互連，將器件性能提至最 優(yōu)，其投資成本也最高。預(yù)計在?2023?年，TSMC?采 用?HB?的集成芯片系統(tǒng)封裝（SoIC）將率先實現(xiàn)量產(chǎn)。?

隨著高端性能封裝技術(shù)的發(fā)展，不同維度封裝結(jié) 構(gòu)間的界限將變得模糊，將其集合成一個系統(tǒng)的?SiP?會變得普遍，圖?1?為集成多維度封裝的?SiP?結(jié)構(gòu)示意 圖。例如?Intel?的最新產(chǎn)品?Ponte Vecchio?集成了嵌入 式多芯片互連橋接技術(shù)（EMIB）和邏輯晶圓?3D?堆疊 技術(shù)（Foveros）；TSMC?的?SoIC?也可與?CoWoS?和集成 扇出型疊層封裝（InFO-PoP）相結(jié)合并共同使用。上述 結(jié)構(gòu)可以實現(xiàn)器件對性能的極致追求，同時，多顆處 理芯片的集成也為器件的熱耗散帶來巨大挑戰(zhàn)。?

3?高端性能封裝的通信協(xié)議與設(shè)計? ? ?

在高端性能封裝結(jié)構(gòu)中，多顆特定功能的芯片（Die）被集成在單個系統(tǒng)之中，上述芯片的連接已成為 迫切需要解決的問題。Intel?公司開發(fā)了一種開放性的 通用小芯片互連技術(shù)（UCIe），為異構(gòu)的小芯片間提供 了高帶寬、低延遲、高電源效率和高性價比的封裝連接。該標(biāo)準(zhǔn)結(jié)合外圍元器件互連總線標(biāo)準(zhǔn)（PCIe）、計 算鏈接協(xié)議（CXL）和軟件基礎(chǔ)設(shè)施來確保互操作性， 使得設(shè)計者能夠?qū)Σ煌瑏碓吹男酒M(jìn)行封裝，UCIe?的 分層與封裝形式如圖?2?所示。

UCIe?技術(shù)標(biāo)準(zhǔn)提供了協(xié)議層、適配器和物理層。芯片與芯片間的適配器為?Chiplet?提供鏈路狀態(tài)管理 和參數(shù)協(xié)商。物理層提供電信號、時鐘、鏈路訓(xùn)練、邊 帶、電路架構(gòu)和封裝互連通道等。上述技術(shù)適用于標(biāo) 準(zhǔn)的?2D?封裝和先進(jìn)的?2.5D?封裝。在先進(jìn)的高端性能 封裝中，處理芯片對信道寬度最為敏感，其與存儲芯 片的數(shù)據(jù)發(fā)射與接收端沿芯片的邊緣放置，雙向的導(dǎo) 線長度也保持一致，這樣不僅簡化了電路設(shè)計，還大 大降低了信道帶寬的損耗。隨著處理芯片對帶寬要求 的進(jìn)一步提升，存儲芯片的?3D?封裝得到發(fā)展，與之相 應(yīng)的?UCIe?標(biāo)準(zhǔn)還需不斷升級，擴展到?3D?封裝互連。?

在國內(nèi)，中國計算機互連技術(shù)聯(lián)盟聯(lián)合數(shù)+家企 業(yè)和科研院所制定了應(yīng)用計算機系統(tǒng)芯片內(nèi)、芯片 間、系統(tǒng)間互連技術(shù)的協(xié)議規(guī)范和標(biāo)準(zhǔn)，即《小芯片接 口總線技術(shù)要求》。該標(biāo)準(zhǔn)描述了處理芯片、人工智 能芯片、網(wǎng)絡(luò)處理器和網(wǎng)絡(luò)交換芯片等應(yīng)用場景的小 芯片接口總線技術(shù)要求，通過對鏈路層、適配層、物理 層進(jìn)行詳細(xì)定義，實現(xiàn)小芯片之間的互連互通。上述 標(biāo)準(zhǔn)于?2022?年?12?月發(fā)布，為?Chiplet?的芯片設(shè)計和封 裝打下了基礎(chǔ)，其在高端性能封裝中的應(yīng)用尚未有報道。

4?高端性能封裝的電連接結(jié)構(gòu)與工藝? ? ?

傳統(tǒng)的通信協(xié)議可用于規(guī)定芯片封裝的?I/O?設(shè) 置，其中，最常用的是?PCIe。芯片間的帶寬速率每?4?年 增加?1?倍，迫使芯片需要更多的?I/O，與之相應(yīng)的封裝 互連結(jié)構(gòu)需要逐年縮小。在高端性能封裝中，芯片的?I/O?數(shù)目隨著芯片技術(shù)節(jié)點的推進(jìn)不斷增多，與之相 應(yīng)的連接結(jié)構(gòu)主要為凸點、高密度布線和中介層。

4.1?高端性能封裝的凸點結(jié)構(gòu)

I/O?密度與凸點節(jié)距、結(jié)構(gòu)的關(guān)系如圖?3?所示，傳 統(tǒng)的可控塌陷芯片連接焊球已無法滿足高端性能封 裝對高密度?I/O?的要求，取而代之的是節(jié)距小于?100μm?的微凸點。目前，常用的微凸點連接結(jié)構(gòu)有銅-錫-銅、 鎳-錫-鎳、銅-錫-鎳、銅-鎳-錫-鎳-銅和銅-銅。在 熱壓鍵合工藝中，微凸點的最小節(jié)距甚至可以縮小至?10?μm，混合鍵合工藝又使凸點節(jié)距小于?10?μm。除 晶圓間的混合鍵合外，C2C?和?C2W?混合鍵合技術(shù)在 近年來受到青睞。除可獲得最優(yōu)的電性能外，該技術(shù) 可選擇已知合格芯片進(jìn)行貼片，以提升整體良率，降 低制造成本。由于?C2C?和?C2W?混合技術(shù)涉及晶圓切 割，如何保護(hù)化學(xué)機械拋光后的芯片表面免受污染、 同時提升鍵合界面的強度問題仍需解決。已有的報道 在切割過程中采用光刻膠遮住芯片表面，再采用等離 子體進(jìn)行后處理，產(chǎn)品的封裝良率尚無法滿足工業(yè)批 量生產(chǎn)的要求，上述問題有待更多的研究。

4.2?高端性能封裝的高密度布線?

在高密度布線方面，2.5D?與?3D?封裝可以與前道 晶圓制造共用已成熟的制程，其線寬?/?間距在微米級 以下，達(dá)到最高的布線密度。以?FO?為基礎(chǔ)的?2D、?2.1D、2.2D?和?2.3D?封裝更接近封測企業(yè)的制程。FO?將芯片埋入模塑料中以重構(gòu)晶圓，大量的模塑料不僅 不利于器件的散熱，還與芯片間存在熱失配的問題， 導(dǎo)致晶圓發(fā)生嚴(yán)重的翹曲，同時，包裹金屬布線的高 分子介電層又加劇了上述現(xiàn)象，給工藝帶來了較大挑戰(zhàn)。除晶圓翹曲外，模塑料在成形過程中收縮，帶動 芯片偏離設(shè)定位置，造成曝光偏移，不利于高密度布 線的制作，需要新的設(shè)備投入。作為?FO?封裝的重要 連接結(jié)構(gòu)，高密度布線在工藝上亦存在較高難度。特 別在多層布線的制作過程中，底層布線的拱起妨礙上 層光刻膠的曝光和刻蝕，造成布線缺陷。金屬布線在 電鍍后的種子層過刻蝕亦會造成其與介電層的剝離。目前，在?FO?封裝結(jié)構(gòu)中，4?層布線寬度?/?間距為?5?μm / 5?μm?的產(chǎn)品已進(jìn)入量產(chǎn)階段，同時，布線寬度?/?間距 的尺寸極限為?1?μm /1?μm，層數(shù)最多為?6?層，難以滿 足更高?I/O?密度的芯片間連接。據(jù)報道，有學(xué)者采用 聚酰亞胺的大馬士革工藝來制作亞微米布線，提升介 電層層數(shù)，上述研究尚未在量產(chǎn)中廣泛應(yīng)用。?

4.3?高端性能封裝的中介層?

在高端性能封裝中，中介層作為重要的連接結(jié) 構(gòu)，可大幅提高芯片的集成度。目前，中介層按材料成 分分為有機中介層與無機中介層。其中，有機中介層 主要采用高分子材料制作高密度布線，將其置于芯片 與基板之間，作為?2.5D?硅轉(zhuǎn)接板的一種廉價的替代方 案，同時降低了在基板上制造細(xì)線寬?/?窄間距布線的 難度，如?Samsung?開發(fā)出的制板級封裝轉(zhuǎn)接板和TSMC?基于?FO?的集成基板。

無機中介層包括硅橋、硅轉(zhuǎn)接板和玻璃轉(zhuǎn)接板。在高帶寬存儲芯片和處理芯片間，存在局部的高密度 連接。Intel?根據(jù)上述結(jié)構(gòu)特點，開發(fā)出硅橋結(jié)構(gòu)，將其 埋入基板，僅連接高密度?I/O?部分，其余的布線連接由基板完成。部分企業(yè)則將硅橋與?FO?封裝相結(jié)合，開 發(fā)出新的封裝結(jié)構(gòu)。據(jù)日月光的報道，與布線寬度?/?間 距為?0.8?μm /0.8?μm?的?2.5D?封裝相比，采用布線線寬/?間距為?2?μm /2?μm?的嵌入硅橋的扇出型基板上芯片 封裝（FOCoS-B）表現(xiàn)出更優(yōu)的電性能。在?2.5D?封裝 中，硅轉(zhuǎn)接板為芯片平面互連提供了媒介。臺積電?CoWoS@-S?封裝路線如圖?4?所示，按照?TSMC?推出的 存儲芯片與邏輯芯片的組合方式，2023?年硅轉(zhuǎn)接板的 平面面積將達(dá)到?2011?年轉(zhuǎn)接板面積的?4?倍，如何將大 尺寸的轉(zhuǎn)接板貼在基板之上而無貼片偏移和虛焊等 問題尚待解決。另外，硅作為一種半導(dǎo)體材料，不利 于信號的傳輸與完整性保持。TSMC?通過在硅轉(zhuǎn)接板 上制作電容以彌補上述不足，但金屬布線形成的電容 容量有限，無法滿足廣泛的應(yīng)用需求。近年來，有學(xué) 者提出采用絕緣材料如玻璃替換硅，而在玻璃轉(zhuǎn)接板 上制作多層亞微米級布線并提高集成度仍需要進(jìn)一步探索。

5?高端性能封裝的可靠性?? ? ?

在高端性能封裝中，產(chǎn)品常常采用疊層結(jié)構(gòu)，且 存在大量用于信號連接的微結(jié)構(gòu)，這使得封裝體具有 多材料、多界面和尺寸跨度大等特點，其在熱、力和電 學(xué)方面均存在較大的挑戰(zhàn)。?

5.1?高端性能封裝中的熱失配問題?

在高端性能封裝中，芯片主材硅、金屬和高分子 材料間的熱失配問題普遍存在，由此導(dǎo)致封裝結(jié)構(gòu)在 邊角處出現(xiàn)焊球疲勞、模塑料開裂和底填料界面分層 等現(xiàn)象，2.5D?封裝結(jié)構(gòu)的失效現(xiàn)象如圖?5?所示。在 上述問題中，F(xiàn)O?封裝在降低焊球熱疲勞方面具有優(yōu)勢，大量的模塑料使得結(jié)構(gòu)的熱膨脹系數(shù)增大至接近 基板的水平，兩者在熱脹冷縮過程中保持協(xié)調(diào)變形， 焊球的應(yīng)力降低，使得結(jié)構(gòu)在可靠性測試時表現(xiàn)良好。同時，模塑料的比重小，降低了焊球在振動與跌 落過程中的慣性，有助于封裝結(jié)構(gòu)在上述測試時保持 完整。相比于?FO?封裝，2.5D?和?3D?封裝的疊層結(jié)構(gòu)自 身比重大，不僅不利于散熱，而且其與基板間協(xié)調(diào)變 形的難度增加了，不斷增大的?2.5D?硅轉(zhuǎn)接板尺寸加劇 了該現(xiàn)象。此外，采用模塑料對?FO、2.5D?和?3D?封裝產(chǎn) 品進(jìn)行外保護(hù)，硅芯片與模塑料間會由于熱失配導(dǎo)致 模塑料開裂，事先使用有限元工具對模塑料的材料進(jìn) 行選擇是一種合適的解決方案。

5.2?微結(jié)構(gòu)的熱電遷移?

隨著封裝尺寸的不斷縮小，微凸點和高密度布線 作為高端性能封裝的重要電連接結(jié)構(gòu)，其熱電遷移問 題日益突出。在高性能產(chǎn)品的?2.5D?和?3D?封裝中，微 凸點的直徑（10~20?μm）比傳統(tǒng)的焊球縮小一個數(shù)量 級。在?0.05 A?的小電流條件下，通過結(jié)構(gòu)橫截面的電 流密度約為?104A/cm2，接近錫層電遷移發(fā)生的閾值。此外，在產(chǎn)品服役過程中，結(jié)構(gòu)中的錫、銀將完全轉(zhuǎn)化 為金屬間化合物，造成體積收縮和柯肯達(dá)爾孔洞，加 速結(jié)構(gòu)的失效，電遷移試驗的微凸點截面的?SEM?圖 片如圖6?所示。?

與微凸點的熱電遷移相似，處理芯片與高帶寬存 儲芯片間的高密度布線亦存在上述問題，且處理芯片 工作時溫度高達(dá)?100?℃，其與存儲芯片間的溫度梯度 加速了上述現(xiàn)象的發(fā)生。在?FO?封裝中，金屬銅布線被 包裹在高分子鈍化層中，使得其表面發(fā)生氧化、生成 氧化銅，銅布線的氧化失效如圖?7?所示。在銅氧化的 過程中，銅不斷向表面遷移，使得銅與氧化銅界面處 存在大量孔洞。在高溫和大電流的作用下，上述氧化 現(xiàn)象更加明顯，形成的大量孔洞嚴(yán)重影響布線強度與信號傳輸。一些研究采用非有機材料在銅表面形成保護(hù)層，將銅與高分子材料隔離，防止其氧化，由此導(dǎo)致 的新工藝增加了額外的制造成本。

5.3?封裝體的散熱問題?

為追求最優(yōu)的計算性能，處理芯片的技術(shù)節(jié)點不 斷向前推進(jìn)，集成的晶體管數(shù)量激增，與此同時，封裝 的集成度進(jìn)一步提高，要求封裝體能夠為處理芯片提 供熱流密度高達(dá)?1 000 W/cm2的熱量耗散能力。在高 端性能封裝中，UHD FO、2.5D?和?3D?封裝最終與基板貼合 ， 一 般的組裝 方 式 為 倒 裝 芯 片 球 柵 陣 列 （FCBGA）。該封裝的主要散熱途徑為背部熱沉，一些 學(xué)者通過優(yōu)化其設(shè)計，采用水冷、氣液?2?相、風(fēng)冷等方 式進(jìn)行散熱，優(yōu)化結(jié)構(gòu)的最大熱耗散功率（Qmax）與有 效傳熱系數(shù)（heff）間的關(guān)系，以滿足不同產(chǎn)品的應(yīng)用需 求，熱量耗散的主要途徑如圖?8?所示。

在?FCBGA?結(jié)構(gòu)中，影響散熱的另一重要因素為 熱界面材料的選擇。相比于傳統(tǒng)的硅質(zhì)材料，低熔點的金屬材料更受到青睞，如銦、銦-銀、錫和液態(tài)金屬， 上述材料具有較大的導(dǎo)熱系數(shù)，能夠及時傳遞處理芯片工作時的熱量。然而，基板焊球的回流焊會使這 些低熔點的材料再熔化，由此導(dǎo)致的孔洞與外溢問題 尚待有效解決。為進(jìn)一步滿足散熱的需求，更加優(yōu)質(zhì) 的熱界面材料有待開發(fā)，如石墨。除上述熱沉和熱界 面材料的選擇外，有研究者也通過優(yōu)化邏輯芯片與存 儲芯片的疊層方式、FCBGA?的空腔大小等方式獲得部分熱性能的改進(jìn)。?

6 結(jié)束語 ? ?

高性能計算、人工智能、云計算、數(shù)據(jù)中心和?5G?通信等領(lǐng)域的快速發(fā)展推動芯片技術(shù)向高性能、高帶 寬的方向發(fā)展，由此導(dǎo)致單顆?SoC?的技術(shù)節(jié)點不斷向 前推進(jìn)，集成功能愈發(fā)復(fù)雜，制造成本不斷攀升。一些 廠商將?SoC?的存儲單元與處理單元分離出來，再經(jīng)由?UHD FO、2.5D?和?3D?封裝方式進(jìn)行重新組合，以實現(xiàn)最優(yōu)的計算性能。高端性能封裝能夠較好地滿足處理 芯片日益增長的?I/O?密度、散熱能力等的要求，有望得 到更多的關(guān)注和研究。

編輯：黃飛

?