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　　隨著雷達技術(shù)的快速發(fā)展，尤其是現(xiàn)代雷達采用了脈沖壓縮、相位編碼等復(fù)雜的調(diào)制技術(shù)，使得傳統(tǒng)的電子欺騙干擾很難奏效。DRFM技術(shù)是現(xiàn)代電子戰(zhàn)中的前沿技術(shù)之一，它能精確復(fù)制對方的雷達信號，并采用欺騙、遮蓋復(fù)合的調(diào)制方式在時間、空間、頻率以及調(diào)制方式等多維信息域內(nèi)對雷達實施最佳干擾而不受速度和距離的影響。因此，DRFM技術(shù)已成為電子戰(zhàn)中研究的熱點。

　　PXIE架構(gòu)本身就是在CPCI基礎(chǔ)上衍生出來的，適用于儀器測試環(huán)境的架構(gòu)。該架構(gòu)在系統(tǒng)供電、抗震、信號形式等一系列方面都擁有全面和優(yōu)越的保護措施，從而從整體上保證了系統(tǒng)的穩(wěn)定性。

　　1 DRFM基本原理

　　數(shù)字射頻存儲器是一種能夠存儲射頻信號，并對其做延遲等相關(guān)處理，并且在處理后能精確輸出的存儲設(shè)備。系統(tǒng)原理框圖如圖1所示。系統(tǒng)可分為本振電路、上、下變頻電路、中頻信號采集電路、存儲電路、中頻信號還原電路及處理和協(xié)調(diào)控制電路等。輸入射頻信號經(jīng)下變頻后被中頻采集卡采樣，采樣信號被送往高速存儲模塊進行存儲，處理器按照設(shè)定的處理方式對信號進行相關(guān)處理后，經(jīng)中頻還原卡將信號還原，再經(jīng)上變頻模塊還原射頻信號。還原出來的信號經(jīng)放大便可發(fā)射出去實施電子干擾和欺騙等。

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　　2 DRFM方案設(shè)計

　　按照PXIE的模塊化設(shè)計原則，DRFM主要包括上、下變頻模塊、中頻采集模塊、中頻還原模塊和固態(tài)存儲模塊。上、下變頻模塊將輸入的射頻信號下變頻至中頻信號以及將輸出的信號上變頻至射頻信號;中頻采集模塊完成中頻信號的采集和傳輸;固態(tài)存儲模塊在控制電路的作用下實現(xiàn)信號的高速存取;中頻還原模塊將處理后的數(shù)字信號還原成模擬信號。在DRFM中中頻采集模塊、中頻還原模塊和固態(tài)存儲模塊是系統(tǒng)的關(guān)鍵，下面分別介紹。

　　2.1 中頻采集模塊設(shè)計

　　中頻信號采集模塊主要是完成中頻信號的模/數(shù)轉(zhuǎn)換，并將轉(zhuǎn)換后的數(shù)據(jù)通過FPGA處理后傳輸給存儲模塊。主要由前端調(diào)理電路、6片高速ADC、時鐘分配電路、FPGA、電源五部分組成，前端信號調(diào)理電路主要是完成信號的放大或者是衰減，以匹配A/D的輸入要求，高速ADC完成模數(shù)轉(zhuǎn)換，F(xiàn)PGA負責(zé)接受A/D的數(shù)據(jù)和傳輸以及整塊板卡的控制。其構(gòu)成框圖如圖2所示。

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　　該設(shè)計的高速ADC采用TI公司的高速ADC即ADS6149。ADS6149是一款高性能的14位，250 Mb/s采樣率模/數(shù)轉(zhuǎn)換器，它提供出色的高模擬帶寬和低輸入抖動，在高頻信號輸入時，ADC提供極高的SNR和SFDR指標，其內(nèi)部包括可編程增益設(shè)置，可以用于提高小信號輸入時的SFDR性能。時鐘對于高速ADC系統(tǒng)而言尤其關(guān)鍵，這是因為時鐘信號的時序準確性可以直接影響ADC的動態(tài)特性。該設(shè)計選用ICS834061，它是一款集成高頻時鐘發(fā)生器，在單芯片中集成整個鎖相環(huán)系統(tǒng)和時鐘扇出系統(tǒng)，外圍器件只要1個晶振，具有2路LVPECL時鐘扇出，輸出頻率范圍20～500 MHz可調(diào)，時鐘抖動最大只有6 ps，能滿足該設(shè)計的要求。

　　2.2 中頻還原模塊設(shè)計

　　中頻信號還原模塊完成處理后的信號的還原，主要由FPGA、高速DAC、后端調(diào)理電路、時鐘分配電路、控制信號發(fā)生電路，電源6部分組成，其中FPGA負責(zé)將處理之后的數(shù)據(jù)發(fā)給D/A轉(zhuǎn)換器以及整塊中頻還原卡的控制。高速ADC完成模/數(shù)轉(zhuǎn)換功能，后端調(diào)理電路提供A/D轉(zhuǎn)換后的濾波和信號放大功能，時鐘電路為系統(tǒng)提供高精度、低抖動的時鐘信號，其構(gòu)成框圖如圖3所示。

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　　該設(shè)計的高速DAC擬采用美信公司的高速DAC——MAX5887。MAX5887是先進的14位、500MS/s數(shù)/模轉(zhuǎn)換器(DAC)，設(shè)計用于滿足要求性能苛刻的信號合成應(yīng)用。該DAC工作于3.3 V單電源，提供優(yōu)越的動態(tài)性能，如76 dBc的無雜散動態(tài)范圍(SFDR)(Fout=30 MHz時)。MAX5887具有集成的1.2 V帶隙基準和控制放大器，以保證高精度和低噪聲特性。此外，單獨的基準輸入允許用戶外接基準，以獲得最大的靈活性和提高增益精度。該設(shè)計為提高D/A轉(zhuǎn)換器的性能，采用精密的、低壓差、微功耗電壓基準、溫度系數(shù)低至5 ppm/℃(最大值)的MAX6161來為MAX5 887提高參考。

　　2.3 固態(tài)存儲模塊設(shè)計

　　數(shù)字射頻存儲器的一個技術(shù)難點就是實現(xiàn)大容量高速數(shù)據(jù)的存儲與讀取。而固態(tài)電子硬盤在存儲容量和存取速度方面都能滿足該設(shè)計的需求。固態(tài)電子硬盤卡以FPGA為控制核心，以FLASH為存儲介質(zhì)，板上采用兩片型號為XC3S5000 FPGA，每片F(xiàn)PGA控制36片NAND FLASH，其結(jié)構(gòu)如圖4所示。每片F(xiàn)LASH128 MB，合計約9.2 GB容量。

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　　外部數(shù)據(jù)流以LVDS的方式通過C96接口傳入固態(tài)電子硬盤，以I/O方式把數(shù)據(jù)從固態(tài)電子硬盤讀出。兩片F(xiàn)PGA之間通過普通I/O互聯(lián)，A片F(xiàn)PGA負責(zé)數(shù)據(jù)接收以及兩片F(xiàn)PGA之間的數(shù)據(jù)分配。這樣就解決了存取速度和存儲容量的問題。

　　3 結(jié)語

　　本文采用基于PXIE的模塊化設(shè)計，在工程應(yīng)用領(lǐng)域具有更大的靈活性，系統(tǒng)完成了包括中頻信號采集模塊、中頻信號還原模塊和固態(tài)存儲模塊等電路的設(shè)計。中頻采集模塊采用6路采樣率為250 MHz、采樣精度為14位的高速A/D進行采樣，中頻還原模塊采用6路采樣率為500 MHz、精度為14位的高速DAC進行數(shù)/模轉(zhuǎn)換。