此外，當使用多條JESD204B通道時，PCB走線長度匹配的要求大幅放松，因為標準僅要求通道間對齊精度達到920 ps，各JESD204B通道的路徑延遲允許存在較大的差異。JESD204標準的最新“B”版還支持確定性延遲，可以計算離開高速ADC的數據與到達FPGA的數據之間的延遲。如果該延遲時間可以確定，那么就可以在數字后處理中予以補償，使數據流重新對齊并同步，這是采用GSPS轉換器的相控陣和波束成形系統的關鍵要求。

JESD204B對硬件設計師特別有利，但新型高速ADC的最大好處可能是增加了數字信號處理。AD9625等新一代GSPS轉換器基于65 nm或更小幾何尺寸的CMOS工藝，能夠以非常高的數據速率支持各種各樣的數字信號處理。近期而言，高速ADC將嵌入運行時可選的數字降頻轉換器(DDC)，如圖3所示。

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雷達波形帶寬因應用不同而有很大差異，例如，某些合成孔徑成像雷達波形需要數百MHz的帶寬，而跟蹤雷達使用的波形帶寬可能只有數十MHz或更少。過去，若GSPS ADC更靠近天線，則意味著在某些情況下會有大量不需要的帶寬被傳輸到FPGA或處理器。在現代FPGA和高速ADC中，如果不是大部分，也有相當一部分功耗與器件的接口相關，因此，毫無用處地傳輸大量不需要的帶寬會提高系統功耗。在未來的多模式雷達中，動態使能DDC的能力將是一大優勢，可減輕FPGA的復雜處理負荷。

DDC集數字數控振蕩器(NCO)和抽取濾波器于一體，能夠在高速ADC的奈奎斯特頻段內選擇信號帶寬和信號位置，僅將需要的適當數據傳輸給信號處理器件。例如，考慮一個在800 MHz的中頻使用30 MHz帶寬波形的雷達。如果用一個ADC以2.0 GSPS的采樣速率進行12位分辨率的采樣，則數據輸出帶寬將是1000 MHz，遠遠超過信號帶寬，轉換器的輸出數據速率將達3.0 GB/s。如果利用DDC以16倍的比率抽取數據，則不僅能進一步降低噪聲，而且輸出數據速率降至625 MB/s以下，這樣只需使用一條JESD204B通道就能傳輸數據。整體系統的功耗需求將因此而大幅降低。由于可根據需要動態配置DDC或予以旁路，新型高速ADC可在不同模式之間切換，以便支持針對功耗和機具進行優化的解決方案，并且幫助實現認知式雷達應用所需的特性集合。

AD9625等新型GSPS ADC為雷達系統架構師提供了多種重要的選項，其模擬帶寬和采樣速率有助于減少器件數量或進行直接RF采樣。JESD204B接口和嵌入式DSP選項使得設計師獲取這些優勢再也不需要付出提高功耗和板復雜度的代價。動態配置高速ADC的能力可實現多功能支持，滿足創建全數字式認知雷達系統的需求。