FPGA主要根據時隙的分配設置，在時鐘系統的管理控制下，完成E1的編解幀功能。功能框圖如圖6所示。

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　　CPU根據設置向時隙分配寄存器寫入相應的數據。在發送數據時，E1編解幀模塊根據時隙分配設置，從相應的FIFO讀取數據，寫入該時隙。對于沒有使用的空時隙，按照空時隙處理辦法填入無效數據。發送時鐘為FPGA外接的2.048 MHz時鐘。由于XRT82D20為數據差分輸入，因此將編解幀模塊輸出的數據TPOS進行反向得到TNEG，平衡輸出。TCLK為發送時鐘。

　　在接收時，XRT82D20數據差分輸入RPOS，RNEG，將兩個信號相減得到輸入數據信號，RCLK為時鐘輸入。在輸入時鐘的控制下，E1編解幀模塊將數據解幀。同時，根據時隙分配設置，將各個時隙的數據送入不同的接口FIFO。

　　3 軟件主程序流程圖

　　MPC875主要完成接口芯片初始化設置、時隙分配設置輸入、狀態顯示等功能。

　　上電以后，CPU進行初始化設置。延遲1 ms進行內存地址分配：每個自定義寄存器及I/O均分配一個內存地址，CPU操作時讀寫相應地址即可;接著進行LTC1546/LTC1544模式選擇，將三組接口分別配置為V.35，RS 449，RS 232;然后查詢時隙分配設置輸入，如果已經輸入時隙分配設置，則讀取時隙設置數據，否則，等待時隙設置輸入;協議轉換器初始化設置完畢，每隔100 ms進行一次線路運行狀態告警顯示。

　　4 協議轉換器測試

　　4.1 測試平臺搭建

　　測試平臺由JDSU ANT-5 SDH接入測試儀，協議轉換器，示意圖如圖8所示。JDSU ANT-5手持型SDH/PDH傳輸分析儀，內置所有必要的接口：從T1Bantam、E1平衡與E1非平衡，到STM-16/OC48光接口;測試速率從1.544 Mb/s～2.5 Gb/s;大屏幕、簡單圖形化界面、中文菜單，易于使用。

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　　首先進行時隙分配設置，將1到15時隙分配給V.35接口，17到30時隙分配給RS 449接口，31時隙分配給RS 232接口。由JDSU ANT-5 SDH接入測試儀發出的2 MHz信號，進入協議轉換器，然后分別將V.35，RS 449，RS 232接口環回，再將輸出的E1信號接入測試儀，在測試儀中測試環回信號的各種特性。

　　4.2 測試結果

　　依照上述測試平臺進行協議轉換器功能測試，測試結果顯示，誤碼率為0，說明協議轉換器功能正常。JDSU ANT-5 SDH接入測試儀測試截圖如圖9所示。其中BER為誤碼率。

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　　5 結語

　　本文提出了一種多路接口與E1的協議轉換設計方法，并具體介紹了時隙分配及調度、空時隙處理等技術難點。通過實現V.35，RS449，RS 232三路接口與E1的協議轉換，證明該方案是可行的。另外，本設計具有良好的擴展性，可以方便的根據具體應用添加或去除接口，也可以在本設計的基礎上進行二次開發，完成更多的功能。