優化速度和時間不僅是在奧林匹克賽道上實現金牌愿望的要素，而且是用于封裝到封裝技術的內存到底部(邏輯)封裝的堅固表面貼裝(SMT)工藝的先決條件(POP)。 PoP技術具有鍍鋅半導體封裝，因為它具有減少外形尺寸和小型化的先天優勢，支持大批量制造(HVM)中的大量消費類和便攜式電子產品。由于其在十多年的歷史中具有強大的HVM歷史，PoP是需要內存/處理器集成的汽車高級駕駛員輔助系統(ADAS)應用的理想技術。

了解SMT參數的影響

確保在存儲球上適當的通量覆蓋率首先要了解磁通量儲存器中沉積時間的動態以及與提取的存儲器封裝相關的速度離開通量儲存器。掌握這些條件可以為解決汽車設備的侵蝕性缺陷級別要求設定路徑。例如，如果記憶球上的助焊劑覆蓋率不足或過大，則可能的情況是違反焊球上50-70%磁通高度體積的典型經驗法則。在過度覆蓋的情況下，由于表面張力的影響，助焊劑材料可以遷移到存儲器封裝焊接掩模表面(參見圖1)。這種情況可能導致SMT球缺口問題。另一方面，磁通覆蓋不足會導致非濕路和電氣開路(如圖2和3所示)。

圖1此圖示顯示球高度過高。

圖2記憶包球偏移導致非濕(a)和球短路(b)如圖所示這個x射線圖像。

圖3這是一個橫截面記憶包球短路。

提取速度是控制磁通覆蓋均勻性的另一個關鍵參數。開發安全的速度范圍以抵消助焊劑穿線效應，以實現存儲器封裝焊球到底部封裝的最佳提取和助焊劑轉移，這是提高SMT產量的重點項目。通量深度和提取速度是串聯的，很像半導體芯片和封裝，因為它的相互作用取決于另一個。優化通量深度而不是提取速度(反之亦然)可以產生通量體積的變化，這反過來將增加焊點完整性的變化。當然，前面提到的SMT指南取決于存儲器和底部封裝之間的翹曲一致性(參見圖4)，這是推動制造汽車無缺陷SMT工藝因素的典型第一步 - 專注于PoP組裝。通量變化的分歧不僅會導致SMT產量問題，還會導致板級可靠性(BLR)期間焊點裕度減小。

圖4此圖顯示了疊前配置中內存和底部封裝之間的翹曲一致性。

SMT參數對BLR的影響

為了進一步研究非優化SMT條件的BLR影響，例如存儲器封裝BGA焊球的焊劑沉積時間和存儲器封裝離開浸漬托盤的提取時間，進行了實驗設計(DoE)。在該DoE內(參見圖5)，在短，中，長停留時間評估了助焊劑浸漬盤中存儲器封裝的沉積時間。

圖5此表描述了DoE。

時間譜的高端是低端的3倍。類似地，在慢，中和快三個級別評估存儲器包提取速度。提取速度的高端約為低端的2.5倍。在-40℃至125℃(根據IPC 9701)條件下監測BLR性能，以確定對上述SMT參數的響應，作為存儲器封裝角和非角焊料球的原位電阻變化測量的函數。通過兩個獨立的測試網監視存儲器封裝角和非角BGA，以便在BLR期間清楚地指定存儲球易感性。能源部背后的驅動力是為汽車設備保持令人羨慕的零缺陷目標，以了解PoP SMT裝配過程中的工藝余量。

SMT表征的結果很有趣，在某些情況下違反直覺。在停留時間和提取速度處于該范圍的高端的情況下(高意味著更長的停留時間和更快的提取速度)，可靠性裕度降低，如Weibull分析所示，在5%的循環到失效時(參見數字) 6 - 8)。該假設是較長通量停留時間的組合導致材料體積沉積在存儲器封裝表面上，從而減少焊球本身上的通量。來自沉積過程的焊球上的通量體積的不均勻性以及更快的提取速度導致不穩定的通量轉移的完美風暴。由于焊劑轉移不良，冶金焊接過程會在焊料回流過程中受到影響，這會對焊點可靠性產生不利影響。

圖6SMT DoE表征的結果很有趣。

圖7這是一個顯示優化條件的內存非角(紅色)和內存角(綠色)的Weibull圖。

圖8內存非拐角(紅色)和記憶角(綠色)的Weibull圖顯示非優化條件。