模擬的有效使用為產品開發團隊提供了多種優勢。有效模擬的主要好處是更快的上市時間，更高的質量和更低的風險。通過提供增強的可控性和可觀察性，精心設計的仿真可以測試在原型調試環境中難以生成的情況。完全控制環境后，您可以輕松檢查邊界條件。最壞情況可能包括同時發生在實際系統中難以實現的獨立功能。您可以在可控模擬中設置這些條件。

模擬還可以對您的設計進行更廣泛的觀察。無論設備上是否有備用I/O引腳，都可以使用內部信號。您可以在模擬過程中更輕松地探測外部信號。通過幾次擊鍵或鼠標點擊，您可以使用一個好的邏輯模擬器在幾秒鐘內探測64位數據總線;嘗試使用邏輯分析儀。可能需要在實驗室中花費大量時間來設置復雜的監控設計。

可控性和可觀察性的這些優勢使您可以更快速，更輕松地捕獲模擬錯誤而不是硬件調試。此外，您可以在模擬中比在硬件原型上更快地更改設計。此功能縮短了調試周期并簡化了集成，尤其是在集成之前模擬不同模塊的情況下。仿真不僅減少了調試周期，而且還需要更少的原型硬件設計更改。對于那些不得不建造第二塊原型板的人來說，這個功能是個好消息，因為設計需要做出很多改動。設計一個新的印刷電路板很容易增加幾個星期的時間表。使用更高級別的技術，您可以使用仿真來測試基本設計方法的可行性。

常見的模擬錯誤

一個關鍵問題是，“什么能阻止模擬效率？”基本問題通常是使用低級方法，例如波形矢量輸入，用于大型和復雜的設計。反過來，這種技術會導致系統仿真中的許多典型故障，包括故障覆蓋不足和電路響應特性不足。在大型設計中，很難通過低級方法獲得適當的故障覆蓋，這迫使您手動生成每個向量和測試用例。當矢量生成繁瑣且耗時時，可能難以指定所有感興趣的測試場景。即使您指定了測試用例，也可能難以完成它們。由于大多數使用簡單技術的項目使用視覺檢查來鑒定電路響應，因此您可能會錯過許多可見電路故障。更強大的仿真技術實際上簡化了設計驗證的任務。有些人認為處理復雜性的唯一方法是層次結構和抽象。建模利用層次結構和抽象，使復雜系統的仿真既可管理又有效。

良好測試平臺的目標

良好測試平臺的關鍵要求是完整性，易用性，靈活性，可重用性和運行時效率。這些功能是相互關聯的：靈活的設計更易于使用，更易于完成，并且更易于重復使用。

高故障覆蓋率對于有效的仿真項目至關重要。良好的模擬策略有助于開發涵蓋所有相關操作方案的測試平臺。您可以通過使用允許模擬設計人員在相當高的抽象級別工作的技術來最好地實現此目標。如果您可以在宏級別而不是在原子級別指定測試方案，則更容易遵循模擬流程。一個好的模擬技術應該支持高水平的抽象。 VHDL具有許多支持高級行為建模的功能，可輕松滿足此要求。基于系統級組件建模的仿真方法自然可以在高級抽象中工作。例如，擁有CPU模型允許您指定總線循環的類型。圍繞CPU模型構建測試平臺允許您以類似于編寫診斷程序的程序員的方式設置測試模式。在高級別，模擬通過設置DMA傳輸，編程I/O和各種總線操作自然流動。這種方法允許工程師專注于測試的功能需求，將位操作留給硬件模型。

雖然模擬方法應該易于使用，但這種策略涉及陷阱：方法是易于使用的小型設計無法很好地擴展到更復雜的設計。使用預驗證功能模型庫，您可以輕松構建具有全面時序和數據檢查的測試平臺。一個好的庫在模型本身中具有這些功能。編寫測試用例也很容易，因為測試平臺的“虛擬系統”模仿了實際硬件的操作。任何了解硬件系統操作的人都可以理解完成測試設計所需的步驟。

良好的模擬方法必須足夠靈活，以便在測試系統獲得知識或測試要求變化時允許更改模擬。如果測試臺等同于一堆“意大利面條代碼”，則修改測試臺很困難。面向對象的軟件技術可用于為計算機程序員提供這種靈活性。將功能嵌入到功能模型組件中為工程師設計復雜的芯片或系統仿真提供了類似的好處。為了易于修改，硬件設計應具有強大的內聚力和松散耦合。設計中的控制路徑應該很簡單。通過在測試平臺中模仿系統設計的結構，您可以輕松復制系統的行為。如果系統設計發生更改，您可以直接修改測試平臺模型以確保它與系統匹配。建模還有助于其他方面的靈活性。定義與組件模型關聯的功能允許您在一個地方進行更改，這些更改可以在您使用組件的任何位置產生效果。將其與簡單測試平臺上常見的全局搜索和替換或剪切和粘貼操作進行對比。正確的建模應該產生靈活的仿真架構。

設計重用正在成為縮小深亞微米VLSI設計方法中生產力差距的主要因素。承諾快速上市的高密度FPGA和CPLD需要類似的技術。因為芯片本質上是可重復使用的，所以模擬其行為的仿真模型也是如此。正如設計師習慣性地在許多設計中使用許多相同的組件一樣，您也可以重用良好的仿真模型。

一個好的測試平臺必須快速執行。與低級方法相比，建模沒有固有的優勢。正如一個好的匯編語言程序通常比用高級語言編寫的程序更快，低級別的測試平臺可能比相應的建模仿真更快。對于復雜的仿真，建模的優勢遠遠超過仿真速度的降低。典型FPGA的執行時間小于開發仿真套件所花費的時間。此外，當您根據功能實體或模型正確劃分模擬時，可能更容易隔離模擬的耗時部分并優化這些部分。通常，精心設計的建模測試平臺不必比低級測試平臺慢得多。此外，盡管低級建模中的各個仿真周期可以更快地執行，但是使用更高級別的技術提供完全仿真設計的總體目標更快，因為故障覆蓋更有效并且更不容易出錯。換句話說，使用較低級別的技術需要更長的時間來獲得更高級別技術提供的故障覆蓋率。

圖1a顯示了典型的簡單測試平臺的框圖。在清單1的代碼示例中，代碼結構簡單而扁平。被測單元被實例化為一個組件，一個進程控制主測試序列。內聯代碼生成電路激勵，多個等待語句控制主序列時序。或者，您可以在傳輸語句中的條件之后使用多個來控制時序。 VHDL仿真的大多數新手用戶通過檢查結果波形來驗證電路響應。這樣的測試平臺通常很少或沒有電路性能的限定。

此測試平臺缺乏功能劃分使得實現復雜控制變得困難。例如，您可能希望改變控制信號時序，以驗證被測單元是否能夠容忍其輸入上允許的所有變化。對testbench代碼的檢查表明，單個等待語句等待clk_period 會影響所有后續信號分配的時序。當它們的定時是交互式時，可能難以管理各種刺激信號的定時。當有人將這些等待語句多次復制并粘貼到大型進程中時，這種情況會變得更糟。設計越復雜，這些方法就越不合適。靜態時序方案通常無法處理交互式芯片接口。實現這種握手的需要通常是驅動工程師考慮建模的首要原因。進程可以使用條件順序語句， if-then-else 或 case 語句，積極與被測單位互動。雖然您可以在不構建模型的情況下執行此握手，但您不會統一結構和功能。模型構建的規則是有用的，因為它立即表明測試平臺的功能應該模仿被測系統的交互性。

等待與傳輸語句

使用HDL模擬器最具挑戰性的方面之一是時間概念。在VHDL中，程序員將代碼廣泛地分類為并發或順序。多個順序代碼塊同時執行，并使用敏感列表或等待語句來調整其執行速度。在一個過程中，軟件會調度事件，但在程序遇到wait語句之前，模擬速度不會更快。您可以使用多個等待語句來控制各種信號的排序，但這種方法會導致各個信號的時序相互作用，從而使其控制變得復雜。類似地，您可以使用傳輸延遲規范來計時信號轉換，但這些規范控制單個信號上的一系列轉換的時序，與所有其他信號無關。您仍然需要等待語句來加速模擬，但是由于一個或多個等待語句，時間推進時，傳輸語句中的時序順序會滾動模擬事件輪。這些等待語句可能位于代碼的任何部分。使用傳輸語句單獨指定信號轉換更容易，但在調試期間逐步調試代碼通常更難解開時間。

您可以使用控制信號排序和定時的兩種方法試驗臺。當一組信號重復并同時改變時，等待語句最容易使用。這種情況通常是在每個時鐘周期內同時改變的同步信號。在建模異步接口時，例如使用Intel風格的微處理器，您可能需要單獨調整信號。使用等待語句延遲下游所有信號的應用，這種方法涉及一個復雜的問題。單獨的傳輸語句允許您為每個信號指定一系列轉換延遲，為每個信號定義波形。雖然這種技術可以解耦信號時序，但它也使得更加難以可視化各個時序的排序。例如，如果關鍵要求是保證寫入選通結束時的地址保持時間，則可能更容易使用等待語句將模擬定時輪向前移動寫入選通的無斷言時間和地址巴士。您可能希望嘗試找出適合您的偏好和設計要求的內容。在調試期間，多個等待語句比傳輸語句更容易一步，但傳輸語句對于描述相同的行為更為緊湊。通過建模的模塊化，可以很容易地使用最適合的每種機制。

您可以通過添加檢查被測單元響應的語句來略微改進這個簡單模型（圖1b）。在這樣一個簡單的方案中，自動檢查數據是一種喜憂參半的祝福。使用簡單的測試平臺，很難有足夠的控制來完成驗證電路響應所需的所有檢查。只是在正確的時間對數據進行采樣可能很困難。當程序強制模擬的所有代碼駐留在平面模型中的一個進程中時，檢查建立 - 保持時間和所有其他重要參數是一項艱巨的任務。通過設置多個進程來檢查信號，參數或接口，您可以在某種程度上解決這種情況，但是這個臨時進程很難控制，管理和維護。由于混合了結構和功能，因此很難在新應用中重復使用這些設計。

關鍵建模特性

基于建模的測試平臺背后的基本思想是創建圍繞被測單元的所有板級組件的功能模型（圖2）。頂級文件通常包含結構化VHDL代碼，它將各種模型連接在一起作為實例化組件。至少一個組件是被測單元。其他組件是板上其他設備的功能等同物。在此示例中，您需要模擬萊迪思CPLD。該設計是33 MHz i960RP微處理器和雙組SRAM之間的接口。它允許系統通過交替訪問兩組SRAM來以半個總線速度訪問存儲器。 CPLD是被測單元，但您必須為CPU，時鐘，收發器和SRAM建模。 SRAM模型可以在每個訪問周期檢查來自被測單元的所有信號。您可以輕松地將所有必需的設置，保持和脈沖寬度檢查放入SRAM模型中。將這些檢查放入一個簡單的結構中是很困難的，特別是當您需要將所有其他檢查包含在測試中時。設計人員的任務更容易，功能模型中嵌入了信號檢查。

功能系統建模的一個有趣方面涉及定義整體控制機制。在一個簡單的測試平臺中，測試設計者最自然地將主要測試過程置于層次結構的頂層，通常是在包含一個文件的測試平臺中。在基于模型的測試平臺中，設計中的數據流控制器與實際系統中的控制器平行。對于智能卡，該控制器是CPU或微控制器。您可能會通過系統總線控制從屬適配器卡。在此示例中，i960處理器是系統控制器，模擬自然地流經CPU模型。主要控制過程甚至不在測試平臺的頂層;它嵌入在CPU模型中。對于那些僅使用簡單測試平臺的人來說，這種情況可能看起來很奇怪，但這是建模的自然結果。

在這個例子中，內存和SRAM控制器都是從設備。由于CPU模型驅動模擬，因此設計人員只需要使用一種方法來指定總線周期序列，以便將數據路由到設計中。 CPU模型生成所有單獨的總線信號。通過在更高級別處理模擬，設計人員可以處理系統級功能并讓模型處理細節。生成模型后，您可以比使用低級方法更快地開發復雜的功能模擬。

建模通常將控制路徑功能的驗證與數據路徑功能的驗證分開。簡單方法合并這些功能，再次使模擬控制問題復雜化。該模型通常驗證控制路徑功能。使用SRAM模型，您可以輕松確定需要進入模型的代碼，以驗證控制信號是否正常運行。將時序檢查放入SRAM模型允許您在模型訪問SRAM時將檢查放在一個活動的位置。您可以在行為模型中實現其他控制路徑計時和功能驗證。您有時可以在模型中內部測試數據路徑功能，如CRC生成器/檢查器的情況。通常，在更高的抽象級別檢查數據路徑更合理。在這種情況下，讓CPU模型執行寫回讀周期以驗證存儲器子系統的操作更方便。 CPU模型驗證數據完整性。您執行驗證的方式與為微處理器編寫自檢代碼的方式大致相同。對于功能齊全的CPU模型，您可以使用為系統自檢而開發的相同代碼，并進行有限的修改以運行模擬;反之亦然。

幸運的是，您無需使用神秘的方法來開始設計建模測試平臺。與面向對象編程不同，測試平臺建模不需要工程師考慮系統設計的方式進行批發范式轉換。由于測試臺模擬的結構是硬件設計，因此構建具有功能模型的測試平臺需要工程師通過多年使用原理圖和實驗室設備開發的相同分析方法。您只需使用VHDL設計中的功能組件替換電路板上的組件，然后找出如何為每個組件建模。當硬件工程師通常編寫診斷代碼時，計劃模擬就像計劃原型調試的早期階段一樣。

當您在全公司范圍內采用建模時，建模是最有利的。您必須設計，實施和驗證您不購買的任何型號。您必須在低抽象級別驗證模型，明確地查看詳細的功能和時序。使用模型測試設計的工程師可以是驗證模型的同一工程師。因為建模涉及函數的封裝，所以這種情況有助于防止自我實現的預言，其中測試平臺設計者使系統設計者做出的假設假設持續存在。您可以組織模型構建，將其計劃到設計計劃中，并將其劃分為設計團隊工程師。您應該建立標準以確保生成的模型的一致性和質量。這種方法確保了預驗證模型庫的存在，這些模型是提高設計團隊的仿真能力和效率的寶貴資源。

如果開發復雜模型的努力超出了工程組的能力范圍，應該考慮從外部來源獲取模型。標準合規性通常要求完全驗證和合規的模型。所有標準總線型號，包括PCI，SCSI，VME和ISA，以及知識產權（IP）供應商經常提供的型號都可用。 Synopsys的邏輯建模部門提供各種總線接口模型，有助于驗證標準總線設計的合規性和互操作性。許多其他第三方供應商也提供各種核心供應。您可以在Web上找到令人印象深刻的非商業模型源列表（參考文獻1,2和3）。

建模和抽象

VHDL的發明者將該語言設想為純粹的建模語言。用于邏輯綜合的VHDL的早期采用者存在問題，因為許多有用的建模構造不適合于合成。其次，VHDL規定您實現Verilog的許多必要功能，例如類型轉換，作為庫函數。相比之下，您可以使用全范圍的VHDL建模功能來生成行為仿真模型。您可以指定復雜行為，而不遵守綜合支持的RTL約定。您甚至可以使用VHDL的數學函數對模擬和機械系統進行建模。 （VHDL目前正在考慮的模擬擴展主要是語言當前可用數學函數的擴展。）因為您不需要合成仿真模型，所以可以使用許多高級行為結構來簡化函數模型生成。根據執行它們的組件定義函數會產生功能分解，從而鼓勵更高級別的抽象。該技術將功能規范與低級操作細節分離，并簡化了編寫測試程序的過程。表1和表2匯總了VHDL的許多特性和屬性，這些特性和屬性對于生成建模仿真很有用。

雖然VHDL本身不是VHDL的一個特性，但大多數VHDL和Verilog仿真包允許用戶接口可執行程序到模擬。這些程序通常用C或C ++編寫，允許用戶在沒有使用VHDL模型的速度或空間開銷的情況下實現復雜的行為。例如，在C中建模大型SRAM模型允許操作系統資源實現數據存儲。如果操作系統可以緩存數據并在必要時將其交換到磁盤，則可以建模超過PC或工作站上可用RAM大小的內存。或者，您可以使用C對系統進行建模，并使用模擬器允許C程序訪問模擬器中的組件模型。對于大型模擬，這種方法可能比VHDL更快，但需要包括VHDL和C開發工具的環境。這種方法可能有助于工程師在分區之前使用C語言模擬系統并將其交給電路設計人員進行實施。

什么是配置？

VHDL定義了一個配置設計單元，它大致類似于印刷電路板組件的部件列表。您需要配置，因為給定實體可能涉及多個體系結構。 VHDL關鍵字配置指定的配置聲明標識體系結構與每個實體的配對或綁定。除非指定多個體系結構，否則不需要顯式配置。配置對模擬最有用;綜合工具通常不支持它們。

1987 VHDL標準的文件I/O功能有限。 1993版增加了語法增強功能和新功能，以擴展語言的文件I/O功能。您可以通過各種方式使用VHDL文件I/O功能。主要用途是檢索和應用刺激向量;存儲響應向量和預期響應以進行比較;格式化報告;然后讀取自定義的測試語言文件，然后程序解析。

您可以使用具有更高抽象級別的測試語言文件讀取來控制模擬。因為您在功能級別指定命令，所以根據其編程響應每個命令的功能模型執行詳細實現。這種強大的技術可以在很高的層次上推動模擬。您可以最大程度地利用系統級知識，因為您可以在最方便檢查系統功能的級別上進行控制。當文本文件確定控制流時，自定義測試語言將變為特定于模擬。 VHDL模擬解釋代碼。您可以快速生成和檢查新的測試用例，因為您不需要編譯新代碼，因為它不是VHDL測試平臺的一部分。表3顯示了最常見的基本文件I/O命令。表4顯示了標準文本I/O包中添加的常用命令。

使用模型設計測試平臺

IEEE提供的資源，包括在線筆記，是編寫行為模型的優秀指南（參考文獻4,5和6）。關鍵點是在多個抽象層次上建模系統，隱藏系統結構，關注行為和功能，忽略頂層抽象時序，遵循軟件工程的標準實踐，簡化維護和重用，構造設計，定義每個組件以具有強大的內聚力，定義松散耦合的組件集，使用自上而下的迭代細化，以及使用抽象數據類型來隱藏和封裝數據。

使用VHDL，系統設計人員可以在多個抽象級別對電路建模。在VHDL中進行建模時，遵循軟件工程的標準實踐非常重要。否則，即使對于編寫模型的人來說，模型也難以維護。此外，為了幫助重用模型，您應該仔細考慮并重新使用，甚至創建一次性模型。典型的模型設計和編碼實踐包括結構設計;迭代地將模型的高級視圖細化到最終形式;使用抽象數據類型來隱藏和封裝數據;并組織各個模型組件，使它們與極少的接口信號松散耦合，并具有強大的內聚力，在同一架構體中保持強相關的功能。

在圖3中，原理圖鏈接了CPLD的設計基于SRAM的控制器，用于設計中所有其他主要組件的模型。該Ramix Corp CPLD設計針對的是萊迪思M4A5-192/96-7VC器件。 Ramix選擇此部件是因為內部延遲的速度鎖定使器件能夠以132 MHz的有效內部頻率工作。該設計需要在66 MHz時鐘的兩個邊沿上進行狀態更改。使用最高速度會將可用頻率推至180 MHz左右。

CPU模型生成總線周期來控制仿真。表5列出了指定測試序列的特殊指令。指令很簡單，并在所需的總線操作之后建模。對所有匯編語言操作代碼進行建模可能過于復雜，而且不太有用。該模型僅需要10條指令，這些指令包括設置給定操作的地址和數據。通過這些指令，您可以檢查所有各種讀取和寫入SRAM的模式。測試平臺使用簡單的命令組合來實現所有必需的測試方案。該模型有兩個實現。更簡單的模型將測試序列嵌入到模型本身中，實現為每次更改測試時必須編譯的VHDL代碼。此過程違反了將高級任務與低級任務分離的愿望。在第二個過程中，測試語言解析引擎驅動模擬。文本解析引擎似乎增加了額外的復雜性，但它在靈活性和易用性方面具有優勢。由于外部文本文件包含測試序列，因此程序無需在運行之前編譯序列。此功能可讓您快速輕松地添加測試方案。實際上，該方法提供了一種獨立于應用程序的仿真語言，您可以在i960 CPU上需要此功能的任何系統中使用該語言。

存在幾種實現SRAM模型的選項。您可以將模型實現為數組，只需根據位置地址將數據存儲在數組位置即可。另一種選擇是構建一個可以將地址和內存數據傳輸到磁盤文件以便以后驗證的模型。此示例不要求內存通過設計傳遞大量數據。工程師使用兩個16字深的數組設計存儲器來存儲數據 - 一個存儲在模型的較低地址空間，另一個存儲在頂端。設計人員實現了第二個陣列，允許RAM訪問從一個頁面滾動到另一個頁面。該設計使用SRAM地址索引到數組中。該模型響應標準寫使能，輸出使能，片選，地址和數據RAM控制信號。該設計在執行合法寫周期時將數據存儲在陣列中，并在執行合法讀周期后檢索數據。除了存儲和檢索數據外，該模型還可以檢查SRAM時序要求。您可以選擇時間參數為none，minimum，typical或maximum。最小訪問時間無關緊要，因此設計人員將其設置為零延遲。

芯片選擇解碼模型是一種簡單的組合解碼器功能，無需參數檢查。該模型復制了電路的功能和傳播延遲時序。您可以選擇延遲為無，最小，典型或最大。鎖存收發器模型是一種簡單的順序模型，具有有限的參數檢查功能，可用于數據設置和保持。

該電路的簡單功能需要簡單的測試用例。您可以通過寫入SRAM并讀取數據來完成i960型號的每種總線周期類型。測試用例包括單次寫入然后讀取，存儲區0或1啟動，突發寫入然后讀取，存儲區0或1啟動，有或沒有CPU等待狀態，有或沒有SRAM分頁符，以及與頁面中斷重疊CPU等待狀態。這些相對簡單的情況足以測試存儲器控制CPLD的功能。 CPU模型通過在回讀時驗證寫入的數據是否相同來檢查數據路徑。 SRAM模型需要適當的控制信號來存儲和檢索數據，檢查控制信號。這些模型的定時檢查分布在整個身上。 CPU，SRAM和鎖存收發器模型都包含代碼以驗證正確的信號時序。如果測試不符合所需的設置，保持或脈沖時序，則檢測到錯誤的模型會報告每個錯誤。您可以使用CPU模型中的基本指令在模型中構建新場景。

您可以從行為模型測試平臺輕松檢查列表。最后一行告訴是否存在任何錯誤。如果沒有錯誤，您的工作就完成了。如果發生故障，快速檢查會顯示位置，以及有關故障位置和原因的線索。每次運行模擬時，測試平臺都會自動運行所有檢查。