IC設(shè)計離不開EDA工具的支持，模擬設(shè)計也不例外。在<電子發(fā)燒友>9月20日舉行的2019年中國模擬半導(dǎo)體大會上，Cadence中國區(qū)技術(shù)支持總監(jiān)欒志雨帶來了主題為《中國模擬IC升級更需要借力EDA工具》的演講，在本次演講中，他闡述了針對16nm及以下節(jié)點工藝的模擬IC設(shè)計需要注意的問題。

圖1：Cadence中國區(qū)技術(shù)支持總監(jiān)欒志雨。

目前大家普遍都認為數(shù)字芯片的設(shè)計流程更加規(guī)范和自動化，不過這幾年模擬芯片設(shè)計也在向設(shè)計流程規(guī)范化和自動化方向演進。隨著16nm及以下工藝節(jié)點的要求越來越嚴格，這就要求模擬電路設(shè)計流程也需要規(guī)范化和自動化。

對于模擬設(shè)計來說，最難的是Spec的管理。Cadence從前年開始，跟國內(nèi)很多企業(yè)合作，推出了一個ADE(Analog Design Environment；模擬設(shè)計環(huán)境 ) Verifier工具，該工具也可以稱為ADE Planner，是一個模擬設(shè)計項目的規(guī)劃管理工具。

作為一個模擬設(shè)計工程師，在一個項目周期內(nèi)，通常需要從撰寫/閱讀客戶需求或功能需求開始，最后到測試芯片性能，看其是否達到標準結(jié)束。在實際工作中，芯片測試的工作大多數(shù)時候是由測試工程師完成的，而模擬設(shè)計工程師則需要負責(zé)芯片的驗證，即通過電路仿真工具搭建的Test Bench，看設(shè)計出來的電路是否滿足產(chǎn)品需求中的要求。

在這個過程中，由兩個重要的指標：一是產(chǎn)品需求中的指標（Spec）都被驗證了嗎（覆蓋率）？二是驗證都通過了嗎（通過率）？解決這兩個問題后，還需要知道Test Bench中的Spec設(shè)置和產(chǎn)品需求中的Spec是否一致，因為在電路設(shè)計過程中，經(jīng)常會碰到Spec改動的事情。

欒志雨解釋說，如果使用ADE Verifier對模擬設(shè)計項目進行管理，就能夠很清楚地看到，哪些Spec是通過驗證了的，哪些是沒有通過驗證的，以及哪些還需要進一步分析的，一目了然。

對模擬設(shè)計而言，還有一個問題就是物理實現(xiàn)。其實模擬電路也是可以拆分的，拆分成一些更小的電路結(jié)構(gòu)。比如現(xiàn)在的代工廠就會基于此類結(jié)構(gòu)，提供一些已經(jīng)經(jīng)過測試，良率可以達到一定保障的版圖，供模擬芯片設(shè)計公司選用。

欒志雨在演講中表示，這類版圖有很多就是使用Cadence的參數(shù)化單元Pcell工具來實現(xiàn)的。模擬設(shè)計工程師在進行版圖設(shè)計的時候，如果電路很大，就需要畫很多不同尺寸的MOS管，工作會變得很繁瑣。而如果使用Cadence最近推出的PcellDesigner工具開發(fā)就方便很多，當(dāng)需要畫一個MOS管時，只要調(diào)用出Pcell，在其屬性中填入所需要的參數(shù)（W、L、Gate number等等），就能方便地得到想要的MOS管。這樣可以避免單元的重復(fù)創(chuàng)建，大大減輕單調(diào)乏味的創(chuàng)建圖形工作。

他還特意指出，現(xiàn)在使用PcellDesigner還可以開發(fā)SuperPcell，將更加方便。SuperPcell指的是客戶可以用Coding的方式實現(xiàn)做LDO、或者是運放，這樣工程師在調(diào)參數(shù)的時候就會非常容易。

傳統(tǒng)的模擬設(shè)計都是從底層到頂層來進行設(shè)計的，但在先進工藝節(jié)點階段，這種設(shè)計流程會有一些問題。特別是在繞線資源和版圖資源相當(dāng)緊張的時候，因此，客戶希望能夠有從頂層到底層的設(shè)計流程來進行模擬芯片設(shè)計。因為從頂層開始設(shè)計，能夠幫助工程師在頂層、模塊層和單元層更為有效地進行規(guī)劃。

Cadence新推出的Design Planner工具可以為成熟工藝節(jié)點和高工藝節(jié)點的版圖設(shè)計提供先進方法，實現(xiàn)無縫銜接版圖-布局-布線的功能。同時，它也能夠嵌入到數(shù)字設(shè)計當(dāng)中，與數(shù)字設(shè)計同時進行。它具有的創(chuàng)新功能有：

層次化原理圖驅(qū)動版圖設(shè)計：結(jié)合了自上而下與自下而上設(shè)計方法的優(yōu)勢，避免單獨使用任意一種設(shè)計方法時而引起的缺陷；

層次可視化：用戶可在其設(shè)計階段隨時隨地根據(jù)需求輕松地查看或隱藏設(shè)計細節(jié)，便于僅查看其所需的內(nèi)容；

層次及擁塞意識的布局及擺放：提供自動化和輔助生產(chǎn)力；

層次化布線和擁塞分析：提前提供真實的路布線及擁塞分析信息。

圖2：電子和系統(tǒng)設(shè)計發(fā)展趨勢。

In-Design概念是在28nm時提出的，原因是隨著工藝節(jié)點越來越高，很多芯片是迭代研發(fā)設(shè)計的，有時候前一代芯片設(shè)計驗證是沒有問題的，迭代后的設(shè)計在后端仿真時會出現(xiàn)問題。In-Design就是把后端需要仿真的效應(yīng)，比如LDE效應(yīng)、寄生效應(yīng)、EM效應(yīng)等都在前端仿真時實現(xiàn)，以方便在流程中提前發(fā)現(xiàn)問題，提前預(yù)防和解決。

比如Cadence的Pre_EM check就可以提前做EM仿真，發(fā)現(xiàn)EM問題。欒志雨指出，其實相對布線造成的EM問題，device層的EM問題對后端的影響更大。因為布線造成的EM問題可以通過修改版圖，或者增加線寬等一些局部的修改來解決，而Device層的EM問題很難從后端進行修改，必須修改Device的尺寸，而修改尺寸會導(dǎo)致版圖出現(xiàn)問題。

那如何在前端的時候就發(fā)現(xiàn)Device層面的問題呢？Pre_EM check就可以幫忙解決。

當(dāng)然，前仿真不僅針對EM，也可以對LDE效應(yīng)，EAD效應(yīng)，以及布線的影響進行檢查。提前發(fā)現(xiàn)問題，以做出應(yīng)對方案。

近年來，芯片的設(shè)計和系統(tǒng)的結(jié)合越來越緊密。傳統(tǒng)的模擬設(shè)計IP，或者是STA是一個黑盒子，而Cadence最新的Liberate AMS讓模擬的STA不再是黑盒子了。AMS基于MX經(jīng)證明的技術(shù)，具有激勵表驅(qū)動流程、自動偵測setup/hold約束、動態(tài)電路分區(qū)和靜態(tài)電路分區(qū)等功能。其獨有的特點有Deck目錄可追溯的特征描述、模擬電路的分區(qū)可微調(diào)、增強版的激勵表接口（可指定model、電壓、電流源和電壓源等。）、支持內(nèi)部節(jié)點識別，以及支持指定黑盒子單元（比如主動電阻單元、Verilog-A模組等等）。

此外，該工具也可以讓模擬的Power不再是一個黑盒子，以及芯片的襯底分析成為可能。

圖3：光電一體分析，目前Cadence的EDA工具支持硅光芯片設(shè)計和封裝實現(xiàn)。

不論是電子設(shè)計，還是系統(tǒng)設(shè)計，其實一直都在不斷演化當(dāng)中，未來模擬設(shè)計的EDA工具也會發(fā)生改變，比如說將來一定會有大量的模擬芯片設(shè)計是基于云端并行和分布式計算的，模擬芯片的設(shè)計會有更加規(guī)范化的流程，以及會越來越多地用到機器學(xué)習(xí)。