在Vivado FIR濾波器設(shè)計與仿真（一）中產(chǎn)生了兩路正弦信號，頻率分別為4MHz和5MHz,今天要進行FIR濾波器設(shè)計，在進行濾波器設(shè)計之前，需要對濾波器的參數(shù)進行設(shè)置，需要借助MATLAB軟件或者Filter Solutions軟件，這次使用Filter Solutions來進行參數(shù)設(shè)定。

關(guān)于Filter Solutions軟件的使用，這里有一篇博客比較詳細(xì)的介紹了它的用法，可以作為參考:
Filter Solutions之濾波器設(shè)計

濾波器參數(shù)
產(chǎn)生的兩路正弦信號分別為4MHz和5MHz，混頻之后產(chǎn)生的信號頻率為1MHz和9MHz，首先進行低通濾波設(shè)計，我們要把1MHz的信號濾除掉，F(xiàn)ilter Solutions軟件參數(shù)設(shè)置如圖所示：

參數(shù)設(shè)定之后生成頻響圖：

查看相關(guān)參數(shù)并復(fù)制參數(shù)：

我們把復(fù)制的參數(shù)粘貼出來可以看到是下面的格式：

[ ]中的數(shù)組即為我們需要的參數(shù)。

FPGA實現(xiàn)濾波器設(shè)計
我們在之前的BD程序中，新建一個fir_compiler IP核

雙擊打開進行相關(guān)參數(shù)設(shè)定：
我們把在Filter Solutions軟件中得到的參數(shù)復(fù)制到圖中紅色框中，在左側(cè)Freq.Response中就可以看到頻率響應(yīng)圖

設(shè)置好參數(shù)之后就可以進行連線操作了，我們將混頻之后的信號送給FIR濾波器，連接好時鐘和tvalid線

選中FIR的M_AXIS_DATA引腳，右鍵make external連接管腳，也可以將兩路正弦信號連接出來進行觀察，連接好之后，valid design沒有錯誤就OK了

返回到source界面，右鍵菜單中選中g(shù)enerate output products，更新頂層文件。

更新之后就可以看到頂層文件中多了一路信號

Modelsim仿真
我們將新增的一路濾波信號添加到仿真文件中即可進行仿真
module tb_top(
);
reg aclk_0 ;
wire [31:0]S_0;
wire[39:0] M_AXIS_DATA_0_tdata;
initial
begin
aclk_0 = 1;
end
always #5 aclk_0 = ~aclk_0 ;

DSP_TEST_wrapper DSP_TEST_wrapper_i
(.M_AXIS_DATA_0_tdata(M_AXIS_DATA_0_tdata),
.aclk_0(aclk_0),
.S_0(S_0));
endmodule

仿真后添加仿真波形進行查看：

可以看到在仿真結(jié)果中，低頻信號被濾除了

編輯：hfy