來源：羅姆半導體社區

做電子工程設計需要謹小慎微，考慮周全盡可能避免一些錯誤。但是，對于剛入門的小白來說，很多時候難以做到萬無一失，總會遇到考慮不到的時候。比如以下這些誤區，是很多電子小白踩過的坑，多了解一下，避免重蹈覆轍。

這么多任務到底是用中斷還是用查詢呢？還是中斷快些吧。

中斷的實時性強，但不一定快。如果中斷任務特別多的話，這個沒退出來，后面又接踵而至，一會兒系統就將崩潰了。如果任務數量多但很頻繁的話，CPU的很大精力都用在進出中斷的開銷上，系統效率極為低下，如果改用查詢方式反而可極大提高效率，但查詢有時不能滿足實時性要求，所以最好的辦法是在中斷中查詢，即進一次中斷就把積累的所有任務都處理完再退出。

只靠硬件降低功耗？

在硬件電路或者芯片設計的過程中，非常注重一個概念，那就是降低功耗！功耗控制確實是硬件設計中關鍵的一環，尤其是在消費電子產品上。很多消費電子產品都是裝電池的，比如藍牙耳機、智能印象等等，在這類電子產品中電池一直是一個痛點，所以在產品競爭力上，功耗是一項重要的指標。然而，省功耗是不是單單有硬件設計人員去考慮呢？答案是：不是！其實軟件控制在節省功耗上面也有很多講究，在電路系統中，最耗電的是存儲器訪問、總線請求、CPU 運行等操作，而這些操作都是由軟件去控制的。一個優秀的軟件的程序應該嚴格的控制避免頻繁觸發這些耗電的動作，這會對整機產品的功耗降低有很大的貢獻！

過沖信號一定要用匹配電阻消除？

首先解釋一下什么是過沖現象，如果有用過單片機的應該都試過讓單片機的 IO 輸出一些信號，比如說用于驅動蜂鳴器的時候直接用 IO 推一個固定頻率的方波。這時候如果你用示波器抓取 IO 輸出的信號，可以發現信號并不是像書上畫的方波那樣干凈，它會在信號翻轉的邊沿出現一些毛刺狀的東西，上升沿會看到向上的毛刺，下降沿會有向下的毛刺。這個毛刺就是過沖現象，這時 IO 本身的電氣特性導致的。過沖現象可以通過外部電路加匹配電阻把它過濾掉，但并不是多有過沖都需要這么做。原因是，如果要把過沖現象完全消除掉的話可能需要比較大的電阻，同時又要保證信號的電壓幅度能夠接受，這時候的電流會大很多。所以，有時候只要過沖現象在接受范圍內，其實不需要非要把過沖完全消除。

存儲器片選接地？

存儲器基本上都有一個片選信號，一般是當總線需要訪問存儲數據時會把片選信號 CS 拉低為有效狀態。可能有人會問，為了減少控制信號線，而且知道系統本身會頻繁訪問存儲器，能不能直接把片選接地，讓它一直選中呢？實際上功能是沒有問題的，可以一直選中。但是大部分存儲器在片選有效時的功耗會大很多，能夠達到 100 倍以上。所以最好還是使用 CS 信號控制存儲器，只有在需要訪問的時候才選中它。

FPGA 的邏輯門閑著也是浪費？

現在 FPGA 的邏輯資源越來越多，對于工程開發人員來說無疑是件好事。因為能夠支配的資源多了，那么能夠發揮的空間也就大了，關鍵是寫起代碼來也不用時刻想著省資源。但是，對于功耗要求比較高的應用來說還是要盡量節省邏輯門資源。因為在 FPGA 里面，運行起來的功耗和內部被使用的邏輯門數量以及觸發器的翻轉次數成正比，所以盡可能減少數字電路中使用的資源以及翻轉頻率，在不需要翻轉的時候禁止翻轉，將會有效的降低功耗。

不用的芯片 IO 讓它懸空就行？

IO 懸空的一個明顯壞處就是容易讓芯片內部信號受到影響，因為懸空的 IO 很容易受到外部影響干擾形成震蕩信號傳遞到芯片內部。有人說，那加個上拉電阻把它的狀態固定就行了吧？加上拉的方法是可以解決干擾的問題，但是又會引入功耗的問題，不會很多，大概會有一個微安級別的電流消耗。最好的處理方法是把 IO 設置成輸出狀態，這樣既可以固定狀態，又能夠避免功耗流失。

PCB 使用自動布線？

應該稍微有點電子設計經驗的工程師都不會使用自動布線，但是對于初學者出于方便可能會直接使用自動布線功能。這里介紹一下自動布線有什么不好的地方，一方面是自動布線會消耗比較大的面積，同時，軟件會自動產生很多過孔，太多的布線和過孔都會影響到 PCB 最終量產的成本和性能。所以，真正的產品開發時沒人會使用自動布線功能，基本都是手動拉線，盡可能地根據信號特點走線，以及設置線寬和覆銅等參數。

以上介紹的這些要點是很多新手工程師在設計時考慮不到的地方，電子設計需要在實踐中慢慢積累經驗，同時借鑒別人的經驗也非常重要，這樣可以減少你在試錯的過程中付出的代價！

審核編輯黃昊宇