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Vivado每個(gè)子步驟在綜合之后要分析什么呢?

FPGA技術(shù)驛站 ? 來源:Lauren的FPGA ? 作者:Lauren的FPGA ? 2020-12-05 09:47 ? 次閱讀

Vivado提出了UFDM(UltraFast Design Methodology)設(shè)計(jì)方法學(xué),其核心思想是盡可能在設(shè)計(jì)初期發(fā)現(xiàn)潛在問題并解決。畢竟,越是在后期發(fā)現(xiàn)問題,越難發(fā)現(xiàn)關(guān)鍵問題,解決起來越費(fèi)力,甚至?xí)霈F(xiàn)牽一發(fā)而動(dòng)全身的被動(dòng)局面。這是因?yàn)樵贗mplementation階段,Vivado在每個(gè)子步驟或多或少都會(huì)做一些優(yōu)化,這些優(yōu)化可能會(huì)掩蓋一些問題。那么就時(shí)序收斂而言,在綜合之后要分析什么呢?

首先,很明確的是在綜合之后就要著手對(duì)設(shè)計(jì)進(jìn)行分析,需要分析邏輯級(jí)數(shù)、資源利用率、時(shí)鐘拓?fù)浣Y(jié)構(gòu)、時(shí)鐘資源利用率和控制集,此外,還要分析BRAM/URAM/DSP的使用是不是最優(yōu)的(例如,是否使用輸出寄存器或者級(jí)聯(lián)寄存器等),這些要素都會(huì)影響設(shè)計(jì)時(shí)序。這里重點(diǎn)要說的是Vivado提供的一個(gè)很好的命令report_qor_assessment。該命令可對(duì)設(shè)計(jì)進(jìn)行整體的評(píng)估,并給出一個(gè)分?jǐn)?shù),以表征時(shí)序收斂問題的嚴(yán)重程度。Xilinx建議最好在綜合后就開始執(zhí)行此命令。具體分?jǐn)?shù)及其含義如下表所示(表格來源:Table 5, ug949)。

這個(gè)命令使用方法很簡(jiǎn)單,只要打開綜合后的設(shè)計(jì),在Vivado Tcl Console中輸入report_qor_assessment回車即可。生成的報(bào)告第一部分如下圖所示,可以看到第一行就是評(píng)分結(jié)果。如果這個(gè)分?jǐn)?shù)是1/2/3,那么基本上可以不用執(zhí)行后續(xù)流程,時(shí)序很難收斂,此時(shí)要把精力放在綜合階段所發(fā)現(xiàn)的問題上。

這個(gè)命令的第二部分是關(guān)鍵部分,如下圖所示。一方面給出了資源利用率,重要的是給出了資源利用率的真實(shí)值和指導(dǎo)值,一旦超過指導(dǎo)值,Status一欄會(huì)顯示為REVIEW。超過指導(dǎo)值不是不可以接受,而是會(huì)很大程度上給時(shí)序收斂帶來麻煩。另一方面,該報(bào)告也會(huì)分析邏輯級(jí)數(shù)、控制集、擁塞和扇出等。凡是Status標(biāo)記為REVIEW的,需要格外關(guān)注,可接著用相應(yīng)的命令進(jìn)一步分析。例如,這里發(fā)現(xiàn)unbalanced clock,那么可以用report_clock_networks再進(jìn)一步分析。

由此可見,分析的過程是先運(yùn)行report_qor_assessment,再?gòu)闹邪l(fā)現(xiàn)Status為REVIEW的條目,接著用相應(yīng)的命令進(jìn)一步分析。這會(huì)提高分析的效率,做到有的放矢。

責(zé)任編輯:PSY

原文標(biāo)題:Vivado綜合后要分析什么

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原文標(biāo)題:Vivado綜合后要分析什么

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