當(dāng)今計(jì)算中最大的問題之一是“內(nèi)存墻”，即處理時(shí)間與將數(shù)據(jù)從單獨(dú)的DRAM內(nèi)存芯片傳送到處理器所花費(fèi)的時(shí)間之間的差。AI 應(yīng)用的日益普及使該問題更加明顯，因?yàn)檎业矫婵祝斫庹Z音并推薦消費(fèi)品的龐大網(wǎng)絡(luò)很少能容納在處理器的板載內(nèi)存中。

在12月舉行的IEEE國際電子設(shè)備會(huì)議（IEDM）上，美國和比利時(shí)的獨(dú)立研究小組認(rèn)為，一種新型的DRAM可能是解決方案。他們說，這種新型的DRAM由氧化物半導(dǎo)體制成，并內(nèi)置在處理器上方的各層中，其位長是商用DRAM的數(shù)百或數(shù)千倍，并且在運(yùn)行大型神經(jīng)網(wǎng)絡(luò)時(shí)可以提供巨大的面積和節(jié)能效果。

您計(jì)算機(jī)中的DRAM存儲(chǔ)單元分別由單個(gè)晶體管和單個(gè)電容器制成，即所謂的1T1C設(shè)計(jì)。為了向該單元寫入位，晶體管被打開并且電荷被推入電容器的（1）或從電容器（0）去除。要從中讀取，充電是可以提取并測量的（如果有）。該系統(tǒng)超快，便宜并且消耗很少的功率，但是它有一些缺點(diǎn)。首先，讀取該位會(huì)消耗電容器的電量，因此讀取意味著將該位寫回到內(nèi)存中。而且，即使您不讀取該位，電荷最終也會(huì)通過晶體管從電容器中泄漏出來。因此，所有單元都需要定期刷新以保持?jǐn)?shù)據(jù)。在現(xiàn)代DRAM芯片中，此操作每64毫秒完成一次。

將DRAM嵌入處理器芯片是在商業(yè)上完成的，但是它有其局限性。Georgia Tech的電氣和計(jì)算機(jī)工程學(xué)教授Arijit Raychowdhury說：“單片1T1C設(shè)計(jì)面臨的挑戰(zhàn)一直是制造電容器以及制造具有超低漏電流的晶體管的困難”，Arijit Raychowdhury在佐治亞理工學(xué)院任教，曾與巴黎圣母大學(xué)和羅徹斯特理工學(xué)院的研究人員合作開發(fā)了新型嵌入式DRAM。根據(jù)以往觀念在為邏輯電路構(gòu)建的制造過程中，很難制造出優(yōu)質(zhì)的電容器。

相反，新的嵌入式DRAM僅由兩個(gè)晶體管制成，沒有電容器（2T0C）。這之所以可行，是因?yàn)榫w管的柵極是自然的（盡管很小）電容器。因此，代表該位的電荷可以存儲(chǔ)在此處。該設(shè)計(jì)具有一些關(guān)鍵優(yōu)勢，特別是對于AI。

Raychowdhury解釋說，寫和讀涉及不同的裝置。因此，您可以從2T0C DRAM單元讀取數(shù)據(jù)，而無需破壞數(shù)據(jù)而不必重寫數(shù)據(jù)。您所要做的就是查看電流是否流過其柵極保持電荷的晶體管。如果有電荷，它將使晶體管導(dǎo)通。電流流動(dòng)。如果那里沒有電荷，則電流會(huì)停止。易于閱讀對于AI尤為重要，因?yàn)槊看螌懸淮紊窠?jīng)網(wǎng)絡(luò)都會(huì)讀取至少三遍。

Raychowdhury說，2T0C的排列方式不適用于硅邏輯晶體管。由于晶體管的柵極電容太低并且通過晶體管的泄漏太高，任何位都會(huì)立即流失。因此，研究人員轉(zhuǎn)向由非晶氧化物半導(dǎo)體制成的設(shè)備，例如用于控制某些顯示器中像素的設(shè)備。

這些具有幾種令人欽佩的品質(zhì)。值得注意的是，它們可以驅(qū)動(dòng)大量電流，從而使寫入速度更快；而當(dāng)它們關(guān)閉時(shí)，它們會(huì)泄漏很少的電荷，從而使位壽命更長。美國團(tuán)隊(duì)使用鎢摻雜的氧化銦摻雜約1％作為其半導(dǎo)體，簡稱IWO。Raychowdhury說，該器件的導(dǎo)通電流“是氧化物晶體管中報(bào)道得最好的一些”。“它為邏輯操作提供了足夠的讀寫速度。同時(shí)關(guān)斷電流真的很小……比硅的最佳電流小兩到三個(gè)數(shù)量級。” 實(shí)際上，該團(tuán)隊(duì)必須構(gòu)建該設(shè)備的超大型版本，以便完全獲得電流泄漏的任何度量。

同樣重要的是，可以在（相對）低溫下加工此類氧化物。這意味著由它們制成的設(shè)備可以構(gòu)建在處理器芯片上方的互連層中，而不會(huì)損壞下面的芯片設(shè)備。在此處建立存儲(chǔ)單元可為數(shù)據(jù)提供直接的高帶寬路徑，使其到達(dá)硅片上的處理元件，從而有效地?fù)舻沽舜鎯?chǔ)壁。

在對三個(gè)常見神經(jīng)網(wǎng)絡(luò)的仿真中，該團(tuán)隊(duì)將其技術(shù)的一，四，八層版本與22納米1T1C嵌入式DRAM（IBM Power8處理器中使用的技術(shù)）進(jìn)行了比較。由于控制2T0C嵌入式DRAM占用了處理器上的一定數(shù)量的邏輯，因此僅使用一層新內(nèi)存實(shí)際上就沒有為所有神經(jīng)網(wǎng)絡(luò)數(shù)據(jù)所需的芯片面積提供優(yōu)勢。但是4層2T0C DRAM減少了嵌入式存儲(chǔ)器所需的芯片面積約3.5倍，而8層則減少了7.3倍。

同樣，當(dāng)2T0C嵌入式DRAM的一層以上時(shí)，其性能優(yōu)于1T1C嵌入式DRAM。例如，使用一平方毫米的四到八層嵌入式DRAM，ResNet-110神經(jīng)網(wǎng)絡(luò)再也不必從芯片外獲取數(shù)據(jù)了。與1T1C設(shè)計(jì)相比，這可能節(jié)省大量時(shí)間和精力，而1T1C設(shè)計(jì)大約需要70％的時(shí)間使用片外數(shù)據(jù)。

在比利時(shí)的研究人員IMEC使用銦鎵鋅氧化物作為半導(dǎo)體公布了一個(gè)類似的2T0C嵌入方案在IEDM。Imec的高級科學(xué)家Attilio Belmonte指出，IGZO必須在有氧的情況下進(jìn)行退火，以修復(fù)由氧空位引起的材料缺陷。這具有減少IGZO中可有助于電流流動(dòng)的自由電子數(shù)量的作用，但是如果沒有它，這些設(shè)備將不會(huì)像開關(guān)那樣起作用。

對于這種“氧鈍化”的需求，對IGZO DRAM器件的設(shè)計(jì)具有多種連鎖效應(yīng)-包括所涉及電介質(zhì)的選擇和位置。

Imec開發(fā)的優(yōu)化設(shè)備具有將IGZO放置在二氧化硅層上并覆蓋氧化鋁的功能。這種組合特別有效地控制了將鉆頭排走的泄漏。2T0C存儲(chǔ)單元的平均保留時(shí)間為200秒，其中25％的單元將其位保持超過400秒，比普通DRAM單元長數(shù)千倍。他對IEDM的工程師說，在后續(xù)研究中，Imec團(tuán)隊(duì)希望使用IGZO的不同階段將保留時(shí)間延長到100個(gè)小時(shí)以上。

這種保留時(shí)間使設(shè)備進(jìn)入了非易失性存儲(chǔ)器的領(lǐng)域，例如電阻式RAM和磁性RAM。許多小組致力于使用嵌入式RRAM和MRAM來加速AI。但是Raychowdhury說2T0C嵌入式DRAM比它們更具優(yōu)勢。這兩個(gè)需要大量的電流才能寫入，目前，電流必須來自處理器硅片中的晶體管，因此節(jié)省的空間更少。更糟糕的是，它們切換的速度肯定比DRAM慢。他說：“至少在寫過程中，任何基于電荷的事物通常都會(huì)更快。” 證明要在處理器上構(gòu)建嵌入式2T0C DRAM完整陣列的速度要快得多的證明。他說，但是那即將到來。
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