在线观看www成人影院-在线观看www日本免费网站-在线观看www视频-在线观看操-欧美18在线-欧美1级

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

數字電路設計中什么時候需要分析競爭與冒險

lp7u_bia ? 來源:珠海芯思科技 ? 作者:珠海芯思科技 ? 2021-08-09 14:43 ? 次閱讀

1. 前言

數字電路課程中,老師在講組合邏輯的時候,一般都會講競爭與冒險。sky當時也聽的云里霧里,沒有想清楚如下問題:

1) 競爭與冒險究竟是什么東西?有啥物理現象?

2) 在數字電路設計中,什么時候需要關心(分析)競爭與冒險?

3) 如何避免競爭與冒險導致的問題呢?

經過多年實際工作的實踐與理解,在此文略作分析。

2. 競爭與冒險的產生

在數字電路中,調用一個AND gate,用verilog可以如下描述:

assign out = in0 & in1;

其綜合后對應的電路與波形如下:

4b170f80-f878-11eb-9bcf-12bb97331649.png

如果in0/in1分別有1--》0/0--》1的變化,如果同時滿足如下兩個條件:

1) in0/in1同時變化;

2) 從in0/in1的driver到AND gate的delay絕對匹配;

則,AND gate的輸出端不會有毛刺,一直穩定的輸出logic 0。

但是在實際電路中,經過place & route后,如上兩個條件基本不能滿足。抽象簡化后,實際電路和波形如下:

4b25cd90-f878-11eb-9bcf-12bb97331649.png

可以看到,由于in0/in1到AND gate輸入pin上delay的不匹配,導致AND的輸出out出現一個logic 1的小脈沖,一般也叫毛刺(glitch)。

對于一個簡單的AND gate,就會產生毛刺;那么對于一個更復雜的電路,比如:加法器,乘法器,glitch更是起起伏伏,直到一定的時間后,才會輸出穩定的值。

這就是信號的競爭與冒險:邏輯上(真值表)輸入的變化本來不會導致組合邏輯輸出的變化;但是因為在輸入邏輯gate的PIN上,輸入信號變化時間上的差異,導致組合邏輯的輸出端產生一些不必要的0--》1/1--》0變化,出現glitch。

3. 競爭與冒險分析

A. 對于同步電路(比如DFF的clk是同一個信號),我們需要分析(關心)競爭與冒險嗎?

答案是不需要。

在實際同步數字電路中,組合邏輯通常伴隨時序邏輯(DFF等),其結構如下圖:

4b3b4864-f878-11eb-9bcf-12bb97331649.png

因為在同步電路中,我們會做STA時序分析,計算每條path的delay(如上圖綠色線)。AND gate在各條path的最大delay后,out PIN上的信號是穩定不變的。再分析后級DFF是否滿足setup/hold timing需求,則后級DFF一定采樣到out PIN上穩定的輸出值,而非中間的glitch。

也就是說:在同步電路中,我們利用STA分析,已經把out PIN產生glitch的期間給濾除(mask)掉了;只要后級DFF的setup/hold timing分析pass,則后級DFF肯定采樣到正確的邏輯計算值,不會采樣到毛刺。

B. 對于異步電路(比如DFF的clk不是同一個信號),我們需要分析(關心)競爭與冒險嗎?

答案是需要。

在實際異步數字電路中,組合邏輯也通常伴隨時序邏輯(DFF等),其結構如下圖:

4b48645e-f878-11eb-9bcf-12bb97331649.png

在異步電路中,我們在做STA時序分析,會有困難。雖然我們仍然能準確計算每條path的delay(如上圖綠色線),但是我們無法預知clk0/clk1的相位(phase)關系,導致無法分析后級DFF的setup/hold time,即:我準確計算out PIN在glitch產生期間是否會有clk1的上升沿。在工程實踐中,一般是設置:set_flase_path -from clk0 -to clk1。這樣,后級DFF(圖中橙色DFF)可能會采樣到毛刺。

這時,我們就得關心glitch了,即競爭與冒險。

不是說了不能計算了嗎?那怎么“關心”呢?

既然不能計算,就從電路結構上解決問題:

通過增加一個clk0 domain的DFF,讓clk0--》clk1的數據交互是DFF輸出,是不是就肯定不會有glitch啦 ^_^。“out_reg”PIN是DFF輸出,不會有glitch的。

啊,講到這兒,是否突然明白,老師講:跨時鐘域時,信號一定要DFF的Q端直接輸出。

C. 還有哪兒需要分析(關心)競爭與冒險嗎?

當然是有的。

比如:chip IO上的異步信號。比如IIC接口的SCL/SDA。這2信號在chip輸出時,是不是應該(必須)用DFF輸出呢?不能搞組合邏輯輸出,否則接收方chip可能看到SCL上的glitch,導致功能錯誤。

4. 總結

綜上:

1) 在同步電路中,我們并不關心競爭與冒險,因為有STA做保障;

2) 在異步電路中,我們關心競爭與冒險(從電路結構解決問題),因為沒有STA做保障;

編輯:jq

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • 同步電路
    +關注

    關注

    1

    文章

    60

    瀏覽量

    13486
  • STA
    STA
    +關注

    關注

    0

    文章

    52

    瀏覽量

    19235
  • SCL
    SCL
    +關注

    關注

    1

    文章

    243

    瀏覽量

    17468

原文標題:數字IC/FPGA設計基礎_競爭與冒險

文章出處:【微信號:bianpinquan,微信公眾號:變頻圈】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏

    評論

    相關推薦
    熱點推薦

    模擬示波器在電路設計與調試的應用

    電路的性能。例如,在高速數字電路設計,模擬示波器能幫助工程師捕捉到那些瞬間變化的信號,通過調整電路參數確保數據的準確傳輸。 波形觀測與分析
    發表于 03-31 14:07

    集成電路設計靜態時序分析介紹

    Analysis,STA)是集成電路設計的一項關鍵技術,它通過分析電路的時序關系來驗證電路
    的頭像 發表于 02-19 09:46 ?512次閱讀

    數字電路設計:前端與后端的差異解析

    本文介紹了數字電路設計“前端”和“后端”的區別。 數字電路設計“前端”和“后端”整個過程可類比蓋一棟大樓:前端好比建筑師在圖紙上進行功能和布局的抽象設計,后端則是工程隊把圖紙變成實
    的頭像 發表于 02-12 10:09 ?452次閱讀

    數字電路有哪些特點和作用

    上均呈現離散狀態,僅用有限個離散值來表示信息,其中以二進制的 0 和 1 最為常見。這種離散特性為數字電路帶來諸多優勢。一方面,它極大地簡化了信息的處理過程。相較于模擬信號那種連續變化、需要精確跟蹤每一個細微幅度變化
    的頭像 發表于 02-04 17:17 ?705次閱讀

    數字電路在嵌入式系統的應用

    隨著科技的迅猛發展,嵌入式系統已經成為現代電子產品不可或缺的一部分。從簡單的家用電器到復雜的工業控制系統,嵌入式系統無處不在。數字電路作為嵌入式系統的核心組成部分,其設計和應用直接影響著系統的性能
    的頭像 發表于 01-24 09:41 ?515次閱讀

    數字電路編程語言介紹

    文本形式描述電路的行為和結構。 并行性和并發性 :數字電路編程語言支持并行和并發操作的描述,這是數字電路設計的基本特性。 模塊化 :這些語言支持模塊化設計,允許設計師將復雜的
    的頭像 發表于 01-24 09:39 ?627次閱讀

    數字電路與模擬電路的區別

    可以是電壓、電流或任何其他物理量,它們隨時間連續變化。模擬電路的信號通常不進行量化,這意味著它們可以取任意值。模擬電路的例子包括放大器、濾波器和振蕩器等。 1.2 數字電路 與模擬
    的頭像 發表于 01-24 09:36 ?1080次閱讀

    模擬電路數字電路的區別

    在現代電子技術,模擬電路數字電路是兩種截然不同的電路類型,它們各自有著獨特的特點和應用場景。 一、信號處理方式 模擬電路: 模擬
    的頭像 發表于 01-24 09:22 ?829次閱讀

    卡諾圖在數字電路的應用

    卡諾圖(Karnaugh map,簡稱K-map)在數字電路具有廣泛的應用,它主要用于布爾代數表達式的簡化和最小化,從而優化數字電路的設計。以下是卡諾圖在數字電路
    的頭像 發表于 01-14 17:08 ?1197次閱讀

    BJT在數字電路的應用

    數字電路設計,BJT因其獨特的電氣特性和成本效益而被廣泛使用。BJT可以作為開關使用,控制電流的流動,從而實現邏輯功能。 1. BJT作為開關 在數字電路,BJT最常見的應用之一
    的頭像 發表于 12-31 16:34 ?944次閱讀

    如何使用 Verilog 進行數字電路設計

    使用Verilog進行數字電路設計是一個復雜但有序的過程,它涉及從概念設計到實現、驗證和優化的多個階段。以下是一個基本的步驟指南,幫助你理解如何使用Verilog來設計數字電路: 1. 明確設計需求
    的頭像 發表于 12-17 09:47 ?1163次閱讀

    邏輯異或在數字電路的作用

    邏輯異或(Exclusive OR,簡稱XOR)在數字電路扮演著至關重要的角色。以下是邏輯異或在數字電路的幾個主要作用: 一、實現基本邏輯功能 異或門(Exclusive OR G
    的頭像 發表于 11-19 09:44 ?1547次閱讀

    一般運算放大器什么時候數字電壓供電什么時候是模擬電壓供電?

    您好,我發現在有的電路,運算放大器是數字電源,有時候又是模擬電源供電,請問一般運算放大器什么時候
    發表于 09-11 06:03

    數字電路是對什么信號進行傳輸的

    的邏輯電平。 在現代電子技術數字電路扮演著至關重要的角色。從計算機、智能手機到家用電器,數字電路無處不在。 數字電路的基本原理 1. 數字
    的頭像 發表于 08-11 11:00 ?1353次閱讀

    數字電路晶體管大多處于什么狀態

    數字電路,晶體管大多處于飽和或截止狀態。這是因為數字電路的信號只有兩種狀態:高電平和低電平,分別對應晶體管的導通和截止狀態。本文將介紹數字電路
    的頭像 發表于 07-18 15:25 ?1519次閱讀
    主站蜘蛛池模板: 在线人成精品免费视频 | 欧美一级高清免费播放 | 国产亚洲人成网站观看 | 伊人久久综合网站 | 午夜狠狠操 | 久久精品亚洲精品国产欧美 | 国产精品毛片在线大全 | 最近国语剧情视频在线观看 | 色综合中文网 | 唯美久草| 四虎免费影院4hu永久免费 | 亚洲人成人网毛片在线播放 | 在线免费看高清视频大全 | 性欧美在线 | 欧美精品色精品一区二区三区 | 久久久噜噜噜久久中文字幕色伊伊 | 久久影视免费体验区午夜啪啪 | 国产美女影院 | 日本免费福利视频 | www.xxx日本人 | 女的扒开尿口让男人桶爽 | 国产精品久久久久久久牛牛 | 亚洲三级网址 | 久草资源网 | 亚洲狠狠操 | 免费的黄色片 | 国产精品福利午夜一级毛片 | 日本三级香港三级三级人!妇久 | 国产美女亚洲精品久久久综合 | 国产 麻豆 | 国产免费久久精品 | 色综合久久久久综合99 | 久久青草18免费观看网站 | 欧美一级二级三级视频 | www干| 亚洲天堂一区二区三区 | 久久综合九色婷婷97 | 欧美成人eee在线 | 在线观看亚洲一区 | 欧美日韩中文字幕在线 | 丁香色综合|