采用SystemVerilog進(jìn)行仿真則更容易生成隨機(jī)數(shù)，而且對(duì)隨機(jī)數(shù)具有更強(qiáng)的可控性。對(duì)于隨機(jī)變量，在SystemVerilog中可通過(guò)rand或randc加數(shù)據(jù)類(lèi)型的方式定義。rand表明該變量為隨機(jī)變量，且在指定范圍內(nèi)服從均勻分布；randc是在rand的基礎(chǔ)上要求當(dāng)生成的隨機(jī)數(shù)已經(jīng)在指定范圍內(nèi)完成一次遍歷之后，將重復(fù)遍歷，c為cyclic（循環(huán)）。聲明隨機(jī)變量后，需要通過(guò)constraint限定隨機(jī)數(shù)需要滿足的條件。這些都需要在class中聲明。

案例1：用小于號(hào)《 大于號(hào) 》 小于等于號(hào) 《= 大于等于號(hào)》=創(chuàng)建限定條件

代碼如下圖所示。代碼第6行限定了a0必須小于3，第7行限定了a1必須大于2且小于7。注意，這4個(gè)關(guān)系運(yùn)算符不能連寫(xiě)，如代碼第8行是不合法的。代碼第16行對(duì)class實(shí)例化，代碼第20行為class對(duì)象分配內(nèi)存空間并完成class對(duì)象的初始化。代碼第22行用于判定隨機(jī)數(shù)是否成功生成，若成功則返回1，否則返回0。

編輯：jq