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在當今世界上，大多數高度集成系統所執行的功能均不止一項，而且專為與其他系統和外設對接而設計。此外，還常常對同一個硬件進行再配置以滿足不同地區或最終用戶的需要，從而減少設備制造商的庫存開銷金額。普通的最終用戶并不知道此類系統核心部分所發生的變化，包括負責控制終端設備功能的集成電路 (IC) 的操作模式。在本篇博客中，我將討論時鐘和定時 IC 的一項重要特性，就是為高度集成系統提供“心跳”或基準頻率。我喜歡把這項特性稱為“引腳可選的特質”(pin selectable personality)。簡而言之，引腳可選的特質是器件根據其外部控制引腳的狀態接納不同配置（特質）的能力。

在探究針對這些引腳可選特質的潛在情形之前，我們來回顧一下能夠在計時器件中存儲上電復位 (POR) 配置的不同方法。采用外部控制引腳選擇的器件配置通常存儲在非易失性存儲器 (NVM) 中。最簡單的存儲器選項是掩模只讀存儲器 (ROM)，它是一種其存儲內容在集成電路 (IC) 制造過程中進行硬編碼的 ROM。雖然掩模 ROM 的主要優點是其可實現低成本的單位存儲，但其一次性掩模成本卻很高。生成用以支持一種新配置的掩模 ROM 需要進行 IC 再設計、制造、裝配和測試，而且常常不是一個快速過程。面對不斷發展變化的系統要求，產品設計周期必需加快。

第二種選項是一次性可編程 (OTP) NVM，其在 IC 制造之后僅進行一次編程（通過在每個比特燒斷熔絲來完成）。與前文討論的掩模 ROM NVM 相比，配置這種形式的 NVM 常常較快。顧名思義，OTP NVM 只能進行一次寫操作。系統原型設計期間的這一局限性有可能對項目進度產生負面影響。

針對這些問題的一種精致解決方案以非易失性電可擦可編程 ROM (EEPROM) 的形式存在，它為在設計周期的原型設計階段快速試用不同配置提供了靈活性。EEPROM NVM 使計時器件能夠靈活地接納不同的引腳可選特質。

圖 1 突出顯示了采用具集成型 EEPROM NVM 之計時解決方案的五項最重要的系統級優勢。

圖1：具集成型EEPROM NVM之計時解決方案的系統級優勢

下面，我將一一闡述圖 1 中所示的這五項優勢：

1.利用多種時鐘方案以最大限度地縮減系統物料清單(BOM)：在我和硬件設計人員的幾次交談中，他們表達了這樣一個愿望，即盡量減少從計時器件供應商那里索取的 IC（供他們進行選擇以證實具備在其系統中使用的品質）數量。

除此之外，他們各自公司內部的不同產品線還具有各種各樣的計時要求（取決于終端設備）。計時器件提供了多個集成的 EEPROM NVM 頁面，這些頁面存儲了可容易地通過控制引腳搭接進行訪問的獨特配置，有助于極大地削減系統 BOM 并最大限度地縮短 IC 鑒定時間。

管理針對產品變種的要求：您的系統可能具有不同的操作模式。例如：在一種模式中，也許必需啟用通常被停用的處理器組以應對激增的數據處理需求。在另一種模式中，或許需要關斷邏輯電路以盡量降低總體系統功耗。計時器件必須適應這些操作模式及其配置（它們是不同 EEPROM 頁面能夠存儲的）。

滿足多種協議/平臺的需要：在廣播和專業視頻應用中，針對諸如串行數字接口 (SDI)、高分辨率多媒體接口 (HDMI) 和 DisplayPort 等各種不同視頻標準的計時要求會有明顯的差別。地區標準規定了視頻基準時鐘的頻率（對于基于逐行倒相 [PAL] 或美國國家電視系統委員會 [NTSC] 制式的系統分別為 148.5 MHz 或 148.5/1.001 MHz）。特定于地區的頻率計劃可存儲在獨特的 EEPROM 頁面中，從而使得一款計時 IC 能夠同時滿足多種平臺及協議的需要。

簡化系統原型設計：頻率和 / 或抖動裕度調節是在系統開發周期的工程驗證測試 / 設計驗證測試 (EVT/DVT) 階段中測試系統堅固性和相符性的常用方法。在頻率裕度調節的場合中，采用一種迭代過程對系統開始發生故障時的頻率進行測量。計時器件上的 EEPROM 頁面能夠存儲標稱頻率的頻率變種（偏離標稱值的范圍從幾 Hz 至幾 MHz），其可通過控制引腳來選擇。擁有必要的連接程序以在計時器件中執行頻率裕度調節測試，可幫助簡化原型設計和驗證。

確保您的系統適用于未來：未用的 EEPROM 頁面可用作未來配置的預留位置。當該是升級系統的時候，您不必為鑒定一款新的計時器件而犯愁。

現在，我們來考察一種實際應用情形，一款具集成型 EEPROM NVM 的時鐘發生器 IC 可在此場合中提供上文著重闡述的系統優勢：

表 1 列出了針對 LMK03328 超高性能時鐘發生器的一種 EEPROM 配置方案。如該表所示，計時器件上的引腳搭接 GPIO2 和 GPIO3 引腳能夠選擇特定于地區的視頻頻率、中央處理單元 (CPU) 和以太網時鐘。另外，該表還突出顯示了可對 CPU 時鐘頻率進行 ±5% 裕度調節的配置。

EEPROM 頁面	頁面 0	頁面 1	頁面 2	頁面 3	頁面 4	頁面 5
GPIO3	低	低	低	高	高	高
GPIO2	低	中等	高	低	中等	高
PLL1 VCO	5 GHz	5 GHz	5 GHz	5 GHz	5 GHz	5.346/1.001 GHz
PLL2 VCO	5.346 GHz	5.346 GHz	5.346/1.001 GHz	5.346 GHz	5.346 GHz	5.346 GHz
OUT0	297 MHz	297 MHz	297/1.001 MHz	148.5 MHz	297 MHz	297 MHz
OUT3	125 MHz	125 MHz	125 MHz	125 MHz	125 MHz	停用
OUT4	156.25 MHz	156.25 MHz	156.25 MHz	156.25 MHz	156.25 MHz	297/1.001 MHz
OUT7	100 MHz	100 MHz	100 MHz	100 MHz	100 MHz	停用
OUT1、2、5、6	停用	停用	停用	停用	停用	停用
STAT0/CLK	66.6 MHz	69.4 MHz （＋5% 裕度調節）	66.6 MHz	66.6 MHz	62.5 MHz （－5% 裕度調節）	停用