Xilinx HDMI 1.4/2.0 RX的解決方案是由HDMI 1.4/2.0 Receiver Subsystem IP作為MAC和Video PHY Controller IP作為PHY組成，在板上，由外部電阻來實現(xiàn)TMDS level shifter，還有TMDS181作為retimer。

在PHY層，也就是Video PHY Controller IP，常見的問題是如果需要支持HDMI 2.0 RX所有的分辨率PHY需要哪些時鐘。以GTH為例，見下圖，對于RX而言，PHY需要兩個參考時鐘，分別是RX reference clock，DRU reference clock，才能支持所有的分辨率。

注意，RX refclk是來自HDMI RX source, 實際上來自于前面介紹的retimer，見下圖，同tx refclk一樣，RX refclk的頻率也是取決于輸入video的分辨率，最大不超過297MHz，因此，在XDC的約束文件里，可以對RX refclk的clock period約束為297MHz。與TX不同的是，RX refclk不需要rx_refclk_rdy，因為這個clock是來自于cable的。

DRU refclk來自于外部clock generator，而且DRU reclk是固定的頻率，見下圖:

HDMI RX的初始化也分為VPHY的初始化和HDMI RX的初始化。

VPHY的初始化流程圖:

HDMI RX初始化流程圖(詳細內(nèi)容, 請見文章最后的PG236鏈接):

常見的問題是VPHY或者HDMI RX初始化有問題，這時候可以打印VPHY和HDMI RX的log，和好的log作對比，看問題出在哪個環(huán)節(jié)。

另外HDMI 1.4/2.0 RX Subsystem IP提供了很多基于Xilinx開發(fā)板的demo，用戶在做HDMI的設(shè)計或者debug問題，參考demo是一個有效的手段，詳細內(nèi)容，見PG236 -> ch6 example design。

PG236:

https://china.xilinx.com/content/dam/xilinx/support/documentation/ip_documentation/v_hdmi_rx_ss/v3_2/pg236-v-hdmi-rx-ss.pdf

審核編輯 ：李倩