寫在前面

Chiplet最近可謂是風(fēng)口正勁，但是芯片行業(yè)并不是簡簡單單比拼誰能做出來就可以，而是需要通過大規(guī)模量產(chǎn)催動行業(yè)更新，同時(shí)還要考慮產(chǎn)品良率、封裝良率、各種成本等等。在這個(gè)前提下，只有chiplet折算下來的好處能夠明顯超過傳統(tǒng)soc方案，才能夠被非常好的推廣。今天這篇文章，我們就專門來算算錢。文中數(shù)據(jù)皆真實(shí)可考，一部分獲取于2021年我們自己的芯片加工與封裝等，一部分借助于chiplet產(chǎn)業(yè)聯(lián)盟所獲取。

摘要/導(dǎo)讀

多芯片集成技術(shù)被業(yè)界廣泛認(rèn)為是摩爾定律的延續(xù)，節(jié)省成本是其廣為人知的優(yōu)勢之一，但是很少有工作能夠定量地展示多芯片集成系統(tǒng)對比單芯片的成本優(yōu)勢。我們基于三種典型的多芯片2.5D集成技術(shù)，建立了一個(gè)定量的多芯片系統(tǒng)成本模型，并提出了一套分析方法，從良品率提高、芯片和封裝復(fù)用以及異構(gòu)集成等多方面分析了多芯片系統(tǒng)的成本效益。文章被Design Automation Conference (DAC) 2022錄用。清華交叉院博士研究生馮寅瀟是該論文的第一作者，清華大學(xué)交叉院助理教授馬愷聲是該論文的通訊作者。

近年來，包括AMD、intel和華為在內(nèi)的工業(yè)界推出了大量的多芯片集成產(chǎn)品，多芯片架構(gòu)的經(jīng)濟(jì)性已逐漸成為人們的共識。然而，在實(shí)踐中，由于封裝成本和Die-to-Die互連接口的開銷，多芯片系統(tǒng)的成本優(yōu)勢并不容易實(shí)現(xiàn)。與傳統(tǒng)的單芯片系統(tǒng)相比，多芯片集成系統(tǒng)的成本計(jì)算變得更加復(fù)雜，如果不經(jīng)過認(rèn)真評估，盲目采用多芯片架構(gòu)反而會導(dǎo)致更高的成本。 因此，我們建立一個(gè)名叫“Chiplet精算師”的成本模型，利用此模型對多芯片集成系統(tǒng)的成本效益進(jìn)行了精致的評估，并回答了架構(gòu)設(shè)計(jì)者所面臨的諸多難題：

該采用何種封裝集成方案？

該把整個(gè)系統(tǒng)拆成多少小芯片？

是否應(yīng)該在多個(gè)系統(tǒng)間復(fù)用封裝？

如何復(fù)用芯片？

如何發(fā)揮異構(gòu)集成的優(yōu)勢？

具體的模型細(xì)節(jié)和考慮因素見最后。

我們來看看用以上成本模型得到的一些結(jié)論：1.不是所有的芯片在經(jīng)濟(jì)上都適合用Chiplet技術(shù)。

這張圖中的9個(gè)柱狀圖，都是RE Cost（recurring engineering cost，可以理解成不考慮一次性投入，生產(chǎn)一片芯片的錢），橫向是14nm，7nm，5nm，縱向是幾個(gè)chiplets封裝到一起。

我們再看一個(gè)詳細(xì)的圖，是上圖中7nm，5個(gè)chiplets拼一起放大版。圖的橫軸是面積，縱軸是單位面積成本。四種封裝方式為：SoC，MCM封裝，InFO，2.5D封裝。

可以看到，如果在200平方毫米以下，沒有必要做chiplets。真正有收益的時(shí)候在800平方毫米以上的大芯片。這也是為什么今天超大的芯片用chiplets方案，因?yàn)榻?jīng)濟(jì)上確實(shí)是更合適的。

另外，伴隨先進(jìn)封裝而來的大量測試、封裝成本，極其先進(jìn)的封裝都非常昂貴，甚至數(shù)倍于硅的成本，首要解決的是能不能做大芯片的問題。未來隨著封裝價(jià)格的下降，chiplets路線會越來越有收益。

MCM和InFO成本相對更低，更劃算，預(yù)計(jì)基于先進(jìn)封裝里面的基礎(chǔ)封裝的芯片會更早起量。

2.多芯片集成在越先進(jìn)工藝下(如5nm)越具有顯著的優(yōu)勢，因?yàn)樵?00mm2面積的單片系統(tǒng)中，硅片缺陷導(dǎo)致的額外成本占總制造成本的50%以上。對于成熟工藝(14nm)，盡管產(chǎn)量的提高也節(jié)省了高達(dá)35%的成本，但由于D2D接口和封裝開銷(MCM：>25%，2.5D：>50%)，多芯片的成本優(yōu)勢減弱。

3.雖然制造成本是需要考慮的主要成本，但一次性投入的成本往往是決定性的，特別是對于沒有巨大產(chǎn)量保障的產(chǎn)品。對于單個(gè)系統(tǒng)，我們發(fā)現(xiàn)，單獨(dú)做每個(gè)小芯片，都存在很高的一次性投入成本，如流片時(shí)掩膜板的成本，因此多芯片架構(gòu)導(dǎo)致總的一次性投入成本非常高(50萬產(chǎn)量時(shí)占到總成本的36%)。對于5nm系統(tǒng)，當(dāng)產(chǎn)量達(dá)到2千萬時(shí)，多芯片架構(gòu)開始帶來回報(bào)。

也就是說，如果單一企業(yè)想要靠著自研全部的小芯片來搭建芯片，并且只有一款芯片的話，并不劃算。但是確實(shí)能帶來比如高中低檔次芯片的搭配等優(yōu)勢。

當(dāng)然，這里面一次性投入成本可以伴隨著小芯片的復(fù)用，得到巨大的收益。

下面，我們來談?wù)剰?fù)用：通過許多探究實(shí)驗(yàn)發(fā)現(xiàn)，多芯片架構(gòu)的成本優(yōu)勢需要通過充分利用復(fù)用和異構(gòu)來實(shí)現(xiàn)。把常見的多芯片復(fù)用架構(gòu)分為三類：單芯片多系統(tǒng)（SCMS）、一中心多拓展（OCME）和固定插座多組合（FSMC）。

1.對于SCMS架構(gòu)，由于芯片復(fù)用，與單芯片系統(tǒng)相比，芯片大量節(jié)省了一次性投入成本。該復(fù)用方案的最大優(yōu)點(diǎn)是只需要一個(gè)芯片，因此無需制造多個(gè)芯片即可立即生效，這種架構(gòu)適用于同一產(chǎn)品線不同等級的產(chǎn)品。

2.OCME架構(gòu)相比SCMC，使得異構(gòu)工藝成為可能，如果把多個(gè)系統(tǒng)共用的對先進(jìn)工藝不敏感的模塊坐在落后工藝的中心硅片上，可以帶來巨大的收益，許多包含了DDR、PCIe等模塊的系統(tǒng)都可以采用此架構(gòu)。數(shù)據(jù)中的Pkg-reused的概念是封裝復(fù)用，比如一個(gè)基板上可以放4個(gè)，實(shí)際上只放了2個(gè)die，另外兩個(gè)die用dummy die填充以解決散熱和應(yīng)力問題。那這樣封裝看起來并不是最大化利用的，但是總體來看，反而更加劃算了。

3.對于FSMC架構(gòu)，則是把復(fù)用可能性最大化了，復(fù)用的芯片越多，一次性投入成本攤銷的收益就越大。當(dāng)可復(fù)用性得到充分利用時(shí)，均攤后的先期投入就會小到可以忽略。在這一點(diǎn)上，多芯片架構(gòu)的巨大成本節(jié)約潛力便顯現(xiàn)出來。成本優(yōu)勢不僅體現(xiàn)在制造成本的節(jié)約上，也體現(xiàn)在一次性投入成本的節(jié)約上。看得出來，到了最后，誰的手里有更多的die，或者說誰的方案能兼容更多的die，誰就能更多節(jié)省成本。

（圖中k是package上面有多少個(gè)slot，n是手里有多少種不同的die）

總結(jié)

多芯片架構(gòu)已成為未來的發(fā)展趨勢。然而，多芯片架構(gòu)的優(yōu)勢不是無條件的，而是取決于許多復(fù)雜的因素。為了幫助芯片架構(gòu)師在多芯片架構(gòu)上做出更好的決策，我們建立了一個(gè)定量模型來比較不同方案的成本。模型允許設(shè)計(jì)師在早期階段驗(yàn)證成本。我們還展示了多芯片體系結(jié)構(gòu)如何從良率提高、芯片和封裝復(fù)用以及異構(gòu)性中獲益：

當(dāng)硅片缺陷的成本超過封裝導(dǎo)致的成本時(shí)，多芯片架構(gòu)開始帶來回報(bào)。

系統(tǒng)越接近摩爾極限(最先進(jìn)工藝，最大面積)，多芯片架構(gòu)的成本效益就越高。

更小的芯片粒度帶來的成本效益具有邊際效應(yīng)，所以，把單獨(dú)一個(gè)IP做成一個(gè)die是不劃算的。

是否復(fù)用封裝取決于制造成本和均攤的一次性投入成本哪個(gè)占主導(dǎo)地位。量小的時(shí)候，要盡量的復(fù)用封裝；量多的時(shí)候，可以單獨(dú)再次開發(fā)先進(jìn)封裝。這個(gè)平衡點(diǎn)大約在80-100萬顆每年。

對于檔次分明的同質(zhì)系統(tǒng)，SCMS方案具有顯著的成本優(yōu)勢;對于共享大面積HUB模塊的系統(tǒng)，采用OCME方案更具成本效益;FSMC方案提供了最大的復(fù)用可能性，但是對die的形狀，以及四邊的接口數(shù)量要求很高。

基本原則是用更少的芯片構(gòu)建更多的系統(tǒng)，芯片復(fù)用的成本效益對于破碎化、層次化的需求更為明顯。

站在今天的角度看：先進(jìn)封裝，并不是越先進(jìn)越好，價(jià)格過高，數(shù)倍于硅的成本，決定了其不會大范圍量產(chǎn)使用；反而是，基本版本的先進(jìn)封裝在性能上基本上可以滿足架構(gòu)訴求，可能會最先被大范圍使用。提高良率、降低成本是國內(nèi)封裝廠的要務(wù)（尤其是在基板生產(chǎn)方面）。從未來的角度看，據(jù)我們所知，國內(nèi)有接近十家基板廠商在建設(shè)，數(shù)家先進(jìn)封裝廠在建設(shè)，按照兩年建廠，兩年良率爬坡的發(fā)展節(jié)奏，未來三四年后，先進(jìn)封裝良率和成本將迎來大幅優(yōu)化。到時(shí)候，Chiplet技術(shù)應(yīng)用將迎來規(guī)模性爆發(fā)。

機(jī)會仍在，國內(nèi)同仁仍需努力！

模型細(xì)節(jié)和考慮因素

Chiplet精算師引入了模塊、芯片和封裝三個(gè)概念，任何一個(gè)系統(tǒng)都可以由這三個(gè)層次構(gòu)成。其中，每個(gè)Chiplet對應(yīng)一個(gè)模塊，D2D接口作為一個(gè)特殊的模塊在多個(gè)Chiplet間復(fù)用，可以用數(shù)學(xué)語言表達(dá)為：

芯片的制造成本可以大致分為：（1）硅片成本，（2）硅片缺陷導(dǎo)致的損失，（3）封裝成本，（4）封裝缺陷導(dǎo)致的損失，以及（5）封裝缺陷所導(dǎo)致好硅片的浪費(fèi)。（1）（2）兩項(xiàng)在前人的工作中已經(jīng)被充分討論，與多芯片集成和先進(jìn)封裝相關(guān)的（3）（4）（5）成本可以表達(dá)為：

其中，y1是中間插入層制造的良率，y2是芯片與插入層鍵合的良率，y3是中間插入層與基板鍵合和良率。與此同時(shí)，chip-first與chip-last兩種不同的封裝工藝流程也被考慮在內(nèi)：

一次性投入成本（NRE，包括軟件與IP授權(quán)、系統(tǒng)設(shè)計(jì)驗(yàn)證以及流片費(fèi)用等）占據(jù)了總成本的一大部分。我們從面積入手，在成本模型中引入了一次性投入成本。對于任何一個(gè)芯片，其一次性投入成本可以估計(jì)為：

其中Sc是芯片的面積，Sm是模塊的面積，C是與面積無關(guān)的固定投入。由此可以得到如果要設(shè)計(jì)若干套系統(tǒng)，如果均采用單芯片架構(gòu)，總的一次性投入成本可以估計(jì)為：

而如果采用多芯片架構(gòu)，總的一次性投入成本可以估計(jì)為：

其中，Sp是封裝面積，Cp是封裝的固定投入，CD2D是開發(fā)D2D接口的投入。 KmSm：與模塊面積相關(guān)的NRE成本，包括模塊前端設(shè)計(jì)、模塊前端驗(yàn)證等。 KcSc：與芯片面積相關(guān)的NRE成本，包括架構(gòu)設(shè)計(jì)、系統(tǒng)驗(yàn)證、后端設(shè)計(jì)、后端驗(yàn)證等。 C：與芯片和模塊面積無關(guān)的NRE成本，包括軟件授權(quán)、IP授權(quán)、流片（芯片試制的掩膜費(fèi)用）等。 KpSp：與封裝面積相關(guān)的NRE成本，包括封裝設(shè)計(jì)等。 Cp：與封裝面積無關(guān)的NRE成本，包括封裝制造開模等成本。 其他開銷，比如設(shè)備費(fèi)、場地費(fèi)、日常維護(hù)費(fèi)用視情況包含于C或KcSc。 這個(gè)成本模型在AMD的多芯片架構(gòu)上進(jìn)行了驗(yàn)證，在硅片成本上，取得了與AMD公開數(shù)據(jù)基本一致的結(jié)果。區(qū)別在于AMD沒有算入先進(jìn)封裝集成多塊芯片的額外成本。

審核編輯 ：李倩