本文要點：

1，介紹信號分列反射的具體表現(xiàn)；spa

2，結(jié)合具體電路分析。設計

信號沿傳輸線向前傳播時，每時每刻都會感覺到一個瞬態(tài)阻抗，這個阻抗多是傳輸線自己的，也多是中途或末端其余元件的。對于信號來講，它不會區(qū)分是什么，信號所感覺到的只有阻抗。若是信號感覺到的阻抗是恒定的，那么他就會正常向前傳播，只要感覺到的阻抗發(fā)生變化，信號都會發(fā)生反射。這些因素可能包括過長的走線，末端匹配的傳輸線，過量的電容或電感及阻抗失配。blog

反射會形成信號過沖overshoot、下沖undershoot、振鈴ringing、邊沿遲緩（回勾現(xiàn)象）也就是階梯電壓波。過沖是振鈴的欠阻尼狀態(tài)，邊沿遲緩是振鈴的過阻尼狀態(tài)。當信號的第一個波峰超過原來設定的最大值。過沖是指信號跳變的第一個峰值或谷值，它是在電源電平之上或參考地電平之下的額外電壓效應；ip

邊沿遲緩咱們也成為臺階，回勾現(xiàn)象，其危險主要是會形成誤觸發(fā)。it

下沖是指信號跳變的下一個谷值或峰值。過沖與下沖都是不利的因素，過大的過沖電壓常常長期性地沖擊會形成器件的損壞，如上圖所示。嚴重的下沖會超過接收器件的門限而致使電路的邏輯錯誤。class

若是信號在驅(qū)動器和接收器之間來回屢次反射，就會產(chǎn)生振鈴現(xiàn)象，這增長了信號穩(wěn)定所須要的時間，從而也影響了系統(tǒng)穩(wěn)定的時序。反射

細節(jié)處以下圖，方法

電路設計Tips：im

通常作電路設計中，若是時鐘信號鏈路比較長，會在時鐘輸出信號上串接一個小電阻，好比22歐姆或者33歐姆。d3

至于為何，不少成熟設計都是這么作，算是一個經(jīng)驗設計方法。實際上， 其實這個小電阻的做用就是為了解決信號反射問題。并且隨著電阻的加大，振鈴會消失，但你會發(fā)現(xiàn)信號上升沿再也不那么陡峭了，串聯(lián)電阻是為了減少反射波，避免反射波疊加引發(fā)過沖。這個解決方法叫阻抗匹配，必定要注意阻抗匹配，阻抗在信號完整性問題中占據(jù)著極其重要的地位。

審核編輯 ：李倩