楷登電子（美國(guó) Cadence 公司，NASDAQ：CDNS）今日宣布，Cadence? 射頻集成電路解決方案支持 TSMC 的 N6RF 設(shè)計(jì)參考流程和制程設(shè)計(jì)套件（PDK），加速推進(jìn)移動(dòng)、5G 及無(wú)線應(yīng)用創(chuàng)新。通過(guò) Cadence 與 TSMC 的持續(xù)合作，雙方的客戶已經(jīng)可以使用面向 TSMC 最新 N6RF CMOS 半導(dǎo)體技術(shù)的 Cadence 解決方案進(jìn)行設(shè)計(jì)。

Cadence 射頻集成電路解決方案支持 Cadence 智能系統(tǒng)設(shè)計(jì)（Intelligent System Design?）戰(zhàn)略，助力實(shí)現(xiàn)系統(tǒng)級(jí)芯片（SoC）的卓越設(shè)計(jì)。

Cadence Virtuoso? Schematic Editor、Virtuoso ADE 套件和集成的 Spectre? X 仿真器及射頻選項(xiàng)專門(mén)針對(duì) TSMC 的 N6RF 制程技術(shù)進(jìn)行了優(yōu)化，已被納入射頻設(shè)計(jì)參考流程。客戶可以受益于幾個(gè)關(guān)鍵功能，借助這些功能，客戶可以有效地管理工藝角仿真，進(jìn)行統(tǒng)計(jì)學(xué)分析，實(shí)現(xiàn)設(shè)計(jì)中心化和電路優(yōu)化。此外，該流程提供 Cadence EMX? 平面 3D 求解器與 Virtuoso Layout Suite EXL 實(shí)現(xiàn)環(huán)境之間的無(wú)縫集成，使設(shè)計(jì)人員能夠簡(jiǎn)化電磁場(chǎng)建模，并能自動(dòng)將 S 參數(shù)模型導(dǎo)入設(shè)計(jì)原理圖用于射頻仿真。

對(duì)于版圖后仿真，S 參數(shù)模型與 Cadence Quantus? 寄生提取方案的結(jié)果相結(jié)合，用于高保真射頻簽核電路和電遷移-壓降仿真。總的來(lái)看，新的 Cadence 射頻集成電路全流程提供了一種高效的方法，能讓工程師在緊密集成的統(tǒng)一設(shè)計(jì)環(huán)境中實(shí)現(xiàn)設(shè)計(jì)目標(biāo)—性能、功耗效率和可靠性。

“通過(guò)與 Cadence 的持續(xù)合作，客戶能夠利用我們和 Cadence 共同開(kāi)發(fā)的設(shè)計(jì)流程以及我們先進(jìn)的 N6RF 制程技術(shù)來(lái)實(shí)現(xiàn)其生產(chǎn)力目標(biāo)，顯著提升性能和功耗效率。”TSMC 設(shè)計(jì)基礎(chǔ)設(shè)施管理部副總裁 Suk Lee 表示，“借助新推出的 PDK，可以采用我們的技術(shù)來(lái)創(chuàng)建新一代移動(dòng)、5G 和無(wú)線設(shè)計(jì)，從而加速推動(dòng)先進(jìn)節(jié)點(diǎn)創(chuàng)新。”

“全面的 Cadence 射頻集成電路解決方案涵蓋了射頻設(shè)計(jì)的方方面面—從射頻定制無(wú)源器件生成和建模到具有自加熱功能的電遷移-壓降分析。借助這個(gè)統(tǒng)一的流程，客戶可以專注于創(chuàng)新設(shè)計(jì)，而不是把時(shí)間用來(lái)管理各種容易出錯(cuò)的不同工具包。”Cadence 公司高級(jí)副總裁兼定制 IC 與 PCB 事業(yè)部總經(jīng)理 Tom Beckley 表示，“通過(guò)與臺(tái)積電的密切合作，我們的客戶可以獲得其 N6RF 制程技術(shù)和射頻設(shè)計(jì)參考流程所包含的各種先進(jìn)功能，幫助他們實(shí)現(xiàn)卓越的系統(tǒng)級(jí)芯片設(shè)計(jì)，更有效地將具有競(jìng)爭(zhēng)力的設(shè)計(jì)推向市場(chǎng)。”