1、 熱插拔概述

1.1歷史

熱插拔（hot-plugging或Hot Swap）即帶電插拔，是指將設(shè)備板卡或模塊等帶電接入或移出正在工作的系統(tǒng)，而不影響系統(tǒng)工作的技術(shù)。我們?nèi)粘Ｗ畛Ｓ玫膽?yīng)用就是USB熱插拔。

一方面，在軍事、電信、金融等領(lǐng)域，設(shè)備投入運行后，必須夜以繼日地運轉(zhuǎn)，對這些設(shè)備的部件進行拆裝維修、維護、擴展時，系統(tǒng)不能停機，停機則意味著重大的經(jīng)濟損失。這就要求設(shè)備部件能夠在系統(tǒng)帶電運行的情況下進行接入或者移出。

另一方面，對連接到總線上的設(shè)備，對單個設(shè)備進行插入或者拔出的時候，不能對總線產(chǎn)生較大干擾，否則會在總線上產(chǎn)生較大的噪聲，引起總線上其他設(shè)備的停機或者誤碼產(chǎn)生，影響整條總線業(yè)務(wù)。熱插拔技術(shù)正是在這種需求下應(yīng)運而生。

民用熱插拔技術(shù)開始于PC機的開發(fā)中，從586時代開始，系統(tǒng)總線都增加了外部總線的擴展，此時的系統(tǒng)總線已經(jīng)初步滿足熱插拔的要求。1997年開始，新的BIOS中增加了即插即用功能的支持，雖然這種即插即用的支持并不代表完全的熱插拔支持，僅支持熱添加和熱替換。

1.2 熱插拔防護等級

按照電路帶電插拔時對器件和信號的影響程度，把帶電插拔的防護設(shè)計分為四個等級。介紹如下。但該四個等級是根據(jù)普通邏輯器件（如驅(qū)動器等）的電路結(jié)構(gòu)來定義的，FPGA、CPLD等大邏輯器件的端口結(jié)構(gòu)與普通邏輯器件有較大的區(qū)別，結(jié)構(gòu)更加復(fù)雜，但仍可以等效為普通邏輯器件的熱插拔等級。

1）0級防護

具有0級防護設(shè)計的電路板應(yīng)在先關(guān)斷主電源的情況下才能安全的帶電插拔。它沒有對瞬變電流或突變電壓的抑制保護，插拔過程中插入電路板接口也不能進入高阻狀態(tài)。如果插入電路板在系統(tǒng)沒有斷電情況下就進行帶電插拔，板上的接口器件或其他元件很可能受到損壞。只能達到0級防護設(shè)計的電路板不能帶電插拔。

2）1級防護（Partial Power Down）

具有1級防護設(shè)計的電路板在斷電時能限制帶電總線和插入電路板接口之間的電流，從而防止插入電路板受到損壞。這種瞬態(tài)電流限制就能保證在不打斷主電源情況下帶電插拔電路板，但是在帶電插拔期間，主系統(tǒng)必須暫停信號傳輸。這種防護設(shè)計需要使用IOFF電路。

3）2級防護（Hot Insertion）

具有2級防護設(shè)計的電路板具有帶電插拔性能，它能防止插入電路板插拔時的驅(qū)動沖突。2級防護設(shè)計除了具有1級防護設(shè)計的能力外，信號端還能在電源電壓上升到指定值之前保持高阻狀態(tài)，在電源電壓超過這個指定值后會按照設(shè)置狀態(tài)輸出。電路板斷電時，在電源電壓下降到預(yù)定電壓值之前輸出保持為驅(qū)動邏輯電平，然后變成高阻狀態(tài)。按照2級防護設(shè)計的要求，電路板帶電插拔期間總線上的數(shù)據(jù)傳輸可能會被打斷。2級防護設(shè)計既需要1級防護設(shè)計中的IOFF電路，也需要上電3態(tài)電路（PU3S）。

4）3級防護（Live Insertion）

具有3級防護設(shè)計的電路板在帶電插拔時對系統(tǒng)電源和信號沒有其他的限制、約束和要求。帶電插拔和數(shù)據(jù)交換可同步進行，即在任何情況下進行插、拔操作都不會破壞數(shù)據(jù)，當(dāng)然更不會損壞器件。為了達到這些要求，3級防護設(shè)計同時需要IOFF、PU3S和預(yù)充電I/O。

1.3 熱插拔會導(dǎo)致的問題

在以前，我們使用電腦或者其他電子設(shè)備時，總會受到警告：不能帶電插拔，如果我們帶電插拔，輕則造成系統(tǒng)死機或者重啟，重則造成接口電路硬件損壞，造成巨大損失。這是什么原因呢，對不支持熱插拔的系統(tǒng)，帶電插拔為什么會造成如此嚴(yán)重的后果？

（1） 熱插拔引發(fā)閂鎖效應(yīng)：熱插拔前設(shè)備之間可能存在較高電位差，如果不采取相應(yīng)措施這種電位差將對設(shè)備上的IC 芯片構(gòu)成嚴(yán)重危害，尤其是CMOS器件，有可能引發(fā)閂鎖效應(yīng)。(CMOS電路中，存在寄生的三極管PNPN,它們相互影響在VDD與GND間產(chǎn)生一低阻通路，形成大電流，燒壞芯片這就是閂鎖效應(yīng).隨著IC特征尺寸越來越小，集成度越來越高，閂鎖效應(yīng)發(fā)生的可能性越來越高；)

（2）熱插拔誘發(fā)靜電問題：雖然冷插拔過程中也有靜電問題，但是由于熱插拔時一部分電路是處于上電工作狀態(tài)，因此熱插拔時的靜電干擾會引發(fā)諸如“閂鎖效應(yīng)”之類惡性故障，除此之外，熱插拔對于穩(wěn)定工作的背板設(shè)備的靜電干擾使得本來在設(shè)備內(nèi)部的背板連接器變成了被靜電直接擊中的外部接口。

（3）熱插拔導(dǎo)致浪涌問題：當(dāng)單板插入機框時，機框中其他設(shè)備已處于穩(wěn)定工作狀態(tài)，所有儲能電容均被充滿電，而單板上的電容沒有電荷，當(dāng)設(shè)備與主板接觸時設(shè)備上的電容充電將在短時間內(nèi)從電源系統(tǒng)吸入大量電能，在供電線路上形成一股比正常工作電流高出數(shù)倍的浪涌電流。浪涌電流會使電源出現(xiàn)瞬時跌落導(dǎo)致系統(tǒng)復(fù)位、引發(fā)閂鎖效應(yīng)、導(dǎo)致連接器電路板金屬連線和電路元件燒壞。

（4）熱插拔對總線造成干擾：總線上插入板卡時，由于新插入板卡電容的充電以及上電過程中一些低阻抗通道的存在，會產(chǎn)生極大的浪涌電流，拉低總線電平，對總線上其他設(shè)備產(chǎn)生干擾，影響總線上其他設(shè)備的正常運行。同時插拔時也對總線接口帶來靜電問題。

2、熱插拔導(dǎo)致的閂鎖效應(yīng)及其防治

2.1閂鎖效應(yīng)及其機理

（1） 定義：閂鎖（Latch up）是指CMOS器件所固有的寄生雙極晶體管被觸發(fā)導(dǎo)通，在電源和地之間形成一個低阻通路。

（2）故障現(xiàn)象：CMOS芯片的電源和地之間大電流通過，導(dǎo)致芯片自身燒毀失效，嚴(yán)重時會波及周圍的電路和易燃器件（如：鉭電容）。

（3）內(nèi)部機理：見圖2-1

圖2-1 閂鎖內(nèi)部機理示意圖

如圖2-1所示，CMOS發(fā)生閂鎖效應(yīng)時，其中的NMOS的有源區(qū)、P襯底、N阱、PMOS的有源區(qū)構(gòu)成一個n-p-n-p的結(jié)構(gòu)，即寄生晶體管（Q1、Q2），本質(zhì)是寄生的兩個雙極晶體管的連接。P襯是NPN的基極，也是PNP的集電極，也就是NPN的基極和PNP的集電極是連著的；N阱既是PNP的基極，也是NPN的集電極。再因為P襯底和N阱帶有一定的電阻，分別用R1和R2來表示。

當(dāng)N阱或者襯底上的電流足夠大，使得R1或R2上的壓降為0.7V，就會是Q1或者Q2開啟。例如Q1開啟，它會提供足夠大的電流給R2，使得R2上的壓降也達到0.7V，這樣R2也會開啟，同時，又反饋電流提供給Q1，形成惡性循環(huán)，最后導(dǎo)致大部分的電流從VDD直接通過寄生晶體管到GND，而不是通過MOSFET的溝道，這樣?xùn)艍壕筒荒芸刂齐娏鳌?/p>

（4）閂鎖機理的集總器件表述：

元器件中的寄生晶體管連接關(guān)系可以用集總元件來表示，如圖2-2所示，其結(jié)構(gòu)實際上是一個雙端PNPN結(jié)結(jié)構(gòu)，如果再加上控制柵極，就組成門極觸發(fā)的閘流管。該結(jié)構(gòu)具有如圖3所示的負(fù)阻特性，該現(xiàn)象就稱為閂鎖效應(yīng)（閂鎖本是閘流管的專有名詞）。即雙端PNPN結(jié)在正向偏置條件下，器件開始處于正向阻斷狀態(tài)，當(dāng)電壓達到轉(zhuǎn)折電壓時，器件會經(jīng)過負(fù)阻區(qū)由阻斷狀態(tài)進入導(dǎo)通狀態(tài)．這種狀態(tài)的轉(zhuǎn)換，可以由電壓觸發(fā)(=0)，也可以由門極電流觸發(fā)(≠O)。門極觸發(fā)大大降低了正向轉(zhuǎn)折電壓。

圖2 -2PNPN雙端器件

兩個寄生晶體管工作時，形成正反饋電路，加深可控硅導(dǎo)通，造成的結(jié)果在器件級的描述一樣，一股大的電流將由電源流向接地端，導(dǎo)致一般正常電路工作中斷，甚至?xí)捎诟唠娏魃岬膯栴}而燒毀芯片

2.2 閂鎖的產(chǎn)生條件

（1）存在正反饋：寄生雙極極晶體管回路電流增益必須大于1。β1β2.>1

（2）外觸發(fā)條件：一個維持足夠長時間的外部電流，使雙極型晶體管導(dǎo)通起來。

（3）電流供應(yīng)能力：外電路能持續(xù)提供維持閂鎖所必須的電流。

2.3 閂鎖的常見誘發(fā)原因

（1）輸入/輸出腳電壓：高電平比芯片電源還高，低電平比芯片地還低，這是最常見的誘發(fā)原因。

（2）電源端異常的浪涌電壓或噪聲干擾，

（3）地線引入異常干擾電壓。

2.4熱插拔誘發(fā)閂鎖的原因分析

（1）通訊管腳先于電源管腳接通導(dǎo)致CMOS器件的輸入/輸出腳電壓高于電源電壓或低于地電壓。

（2）板卡插入瞬間由于電容充電電流，導(dǎo)致背板電源異常波動，引發(fā)器件閂鎖。

（3）單板插入時板上靜電放電導(dǎo)致的閂鎖

（4）板卡拔出瞬間由于電感的感生電壓導(dǎo)致背板CMOS器件閂鎖。

2.5閂鎖的預(yù)防措施

（1） 電路接口部分采用防護措施：防止觸發(fā)信號的引入。

（2）COMS器件輸入/輸出端加限流電阻。驅(qū)動長線負(fù)載時，做好匹配，以減小過沖、下沖，允許的條件下，可在CMOS器件端口處加兩個二極管，一個接地，一個接電源。系統(tǒng)具有用戶可操作的I/O，在I/O串接一個電阻限流，并可在端口處加兩個二極管，一個接地，一個接電源。

（3）小功耗器件電源線上串限流電阻，電源串電阻，限流，消除閂鎖導(dǎo)致器件的損壞。

（4）防止電源/地線電壓波動

（5）避免大電容負(fù)載

（6）帶電插拔時，要求連接順序為：GND、低電壓電源、高電壓電源、I/O。其中電壓以絕對值計。相同幅值的正負(fù)電源同時上電，可使兩者的影響相互抵消。

（7）做好電源去耦，避免上電時或工作中，電源電壓上沖或下沖導(dǎo)致的閂鎖。

（8）數(shù)字電路與模擬電路相接時，如下圖，通過電阻分壓比用二極管箝位效果要好。

（9）繼電器等感性負(fù)載，加反接二極管吸收浪涌電流。

（11）高低電壓電源之間接二極管，避免在上下電時，低電壓電源端電壓超過高電壓電源端過多，起箝位作用。

（12）同電壓的不同電源之間加兩個相互反接的肖特基二極管。

（13）AGND與DGND之間加兩個相互反接的肖特基二極管。

審核編輯：符乾江