ADRF6820是一款高度集成的解調器和頻率合成器，非常適合用于高級通信系統。它內置一個寬帶I/Q解調器、一個小數N/整數N分頻鎖相環(PLL)以及一個低相位噪聲多核壓控振蕩器(VCO)。該多核VCO覆蓋2800MHz至5700MHz的基頻范圍。本振(LO)輸出范圍為356.25 MHz至2850 MHz，可使用分頻器（2分頻、4分頻和8分頻）。

每個VCO內核包含多個重疊子頻段，以覆蓋數百MHz的頻率范圍。將寄存器0x44中的位0和寄存器0x45中的位7均設為0，PLL可自動執行VCO頻段校準并支持選擇最佳VCO。

PLL鎖定過程包括兩個步驟：

1.通過內部環路自動選擇頻段（粗調）。在寄存器配置期間，PLL首先根據內部環路進行切換和配置。隨后由一個算法驅動PLL找到正確的VCO頻段。

2.通過外部環路細調。PLL切換到外部環路。鑒相器和電荷泵配合外部環路濾波器工作，形成一個閉環，確保PLL鎖定到所需頻率。校準大約需要94,208個鑒頻鑒相器(PFD)周期；對于一個30.72 MHz fPFD，這相當于3.07 ms。

校準完成后，PLL的反饋操作使VCO鎖定于正確的頻率。鎖定速度取決于非線性周跳行為。PLL總鎖定時間包括兩個部分：VCO頻段校準時間和PLL周跳時間。VCO頻段校準時間僅取決于PFD頻率；PFD頻率越高，鎖定時間越短。PLL周跳時間由所實現的環路帶寬決定。當環路帶寬比PFD頻率窄時，小數N分頻/整數N分頻頻率合成器就會發生周跳。PFD輸入端的相位誤差積累過快，PLL來不及校正，電荷泵暫時沿錯誤方向吸入電荷，使鎖定時間急劇縮短。如果PFD頻率與環路帶寬的比值提高，周跳也會增加；對于給定PFD周期，提高環路帶寬會縮短周跳時間。

因此，當使用自動校準模式時，總鎖定時間對某些應用來說可能太長。本應用筆記提出一種通過手動選擇頻段來顯著縮短鎖定時間的方案，步驟如下：

1.按照表1所示的寄存器初始化序列使器件上電。默認情況下，芯片以自動頻段校準模式工作。根據所需的LO頻率設置寄存器0x02、寄存器0x03和寄存器0x04。

表1.寄存器初始化序列

2.讀取鎖定檢測(LD)狀態位。若LD為1，表明VCO已鎖定。

3.通過串行外設接口(SPI)回讀寄存器0x46的位[5:0]。假設其值為A，將系統中所有需要的LO頻率對應的寄存器值保存到EEPROM。由此便可確定頻率和相關寄存器值的表格（參見表2）。

表2.查找表

4.為縮短LD時間，將ADRF6820置于手動頻段選擇模式，并用第3步收集到的數據手動編程。手動編程步驟如下：

a)將寄存器0x44設置為0x0001：禁用頻段選擇算法。

b)將寄存器0x45的位7設為1，從而將VCO頻段源設為已保存的頻段信息，而不是來自頻段計算算法。用第3步記錄的寄存器值設置寄存器0x45中的位[6:0]。

c)通過寄存器0x22的位[2:0]選擇適當的VCO頻率范圍（參見表3）。

表3.VCO頻率范圍

d)根據所需頻率更新寄存器0x02、寄存器0x03和寄存器0x04。寄存器0x02設置分頻器INT值，即VCO頻率/PFD的整數部分；寄存器0x03設置分頻器FRAC值，即(VCO頻率/PFD ? INT) × MOD；寄存器0x04設置分頻器MOD值，即PFD/頻率分辨率。

e)監視LD以檢查頻率是否鎖定。例如，PFD = 30.72 MHz且LO = 1600 MHz。

表4.手動頻段校準寄存器序列

圖1和圖2分別顯示了自動頻段校準模式和手動頻段校準模式下的鎖定檢測時間。圖2中，線1（鎖定檢測）上的高電平表示PLL已鎖定。線2 (LE)代表LE引腳，是一個觸發信號。注意：鎖定檢測時間必須從低到高讀取。

自動頻段校準模式下，鎖定時間約為4.5 ms；手動頻段校準模式下，鎖定時間約為360μs。數據的測量條件為20 kHz環路濾波器帶寬和250 μA電荷泵電流配置。

圖1.自動頻段校準模式下的鎖定時間，用信號源分析儀測試

圖2.手動頻段校準模式下的鎖定時間，用示波器測試

結論

利用手動頻段選擇，鎖定時間從典型值4.5 ms縮短到典型值360μs。對于每個頻率，首先利用自動頻段選擇確定最佳頻段值并予以保存。因為最佳頻段值隨器件而異，因此須對每個ADRF6820執行該程序。VCO頻段無需因為溫度變化而更新。

審核編輯：湯梓紅