數(shù)字硬件建模SystemVerilog-按位運(yùn)算符

經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達(dá)式和運(yùn)算符。

馬上HDLBits-SystemVerilog版本也開始準(zhǔn)備了，基本這一部分完成后就開始更新~

介紹

(按)位運(yùn)算符（Bitwise operators）

位運(yùn)算符一次執(zhí)行一位操作，從最右邊的位（最低有效位）向最左邊的位（最高有效位）移動(dòng)。表5-3列出了按位運(yùn)算符功能。

（I代表 | - 或操作）

沒有位NAND或NOR運(yùn)算符。NAND或NOR操作是分別反轉(zhuǎn)AND或OR操作的結(jié)果，如~（m&n）。需要括號(hào)，以便先執(zhí)行AND運(yùn)算。

位運(yùn)算要求兩個(gè)操作數(shù)的向量大小相同。在執(zhí)行操作之前，較小的操作數(shù)將擴(kuò)展以匹配較大操作數(shù)的大小。

(按)位反轉(zhuǎn)

按位反轉(zhuǎn)(Bitwise inversion.)。位反轉(zhuǎn)運(yùn)算符將其單個(gè)操作數(shù)的每一位反轉(zhuǎn)，從右向左操作，結(jié)果是操作數(shù)值的一個(gè)補(bǔ)數(shù)。位反轉(zhuǎn)運(yùn)算符是X-pessimistic-反轉(zhuǎn)X或Z值的結(jié)果始終是X。表5-4顯示了位反轉(zhuǎn)的真值表。表中的結(jié)果針對(duì)操作數(shù)的每一位。

位反轉(zhuǎn)操作的一個(gè)示例結(jié)果是：

(按)位AND

按位和(Bitwise AND)。位AND運(yùn)算符對(duì)第一個(gè)操作數(shù)的每一位與第二個(gè)操作數(shù)中的對(duì)應(yīng)位進(jìn)行布爾AND運(yùn)算，從右到左運(yùn)算。位AND運(yùn)算符是X-optimistic：0與任何值的AND運(yùn)算都將得到0。表5-5顯示了位AND的真值表。表中的結(jié)果針對(duì)兩個(gè)操作數(shù)的每一位。

位AND運(yùn)算的一些示例結(jié)果如下：

(按)位OR

按位或(Bitwise OR)。位OR運(yùn)算符對(duì)第一個(gè)操作數(shù)的每一位與第二個(gè)操作數(shù)中的對(duì)應(yīng)位進(jìn)行布爾OR運(yùn)算，從右向左進(jìn)行運(yùn)算。位OR運(yùn)算符是X-optimistic-與任何值進(jìn)行OR運(yùn)算結(jié)果都是1。表5-6顯示了位OR的真值表。

按位OR運(yùn)算的一些結(jié)果示例如下：

(按)位XOR

按位異或(Bitwise XOR)。位XOR運(yùn)算符對(duì)第一個(gè)操作數(shù)的每一位與第二個(gè)操作數(shù)的對(duì)應(yīng)位進(jìn)行布爾異或XOR運(yùn)算，從右到左進(jìn)行運(yùn)算。按位異或運(yùn)算符為X-pessimistic——對(duì)X或Z值進(jìn)行異或運(yùn)算的結(jié)果始終為X。表5-7顯示了按位異或的真值表。

按位異或運(yùn)算的一些示例結(jié)果如下：

(按)位XNOR

按位XNOR（Bitwise XNOR）。位XNOR運(yùn)算符對(duì)第一個(gè)操作數(shù)的每一位與第二個(gè)操作數(shù)的對(duì)應(yīng)位進(jìn)行布爾XNOR運(yùn)算，從右到左進(jìn)行運(yùn)算。位XNOR運(yùn)算符為X-pessimistic ——對(duì)X或Z值進(jìn)行XNOR運(yùn)算的結(jié)果為X。表5-8顯示了按位XNOR的真值表。

按位XNOR運(yùn)算的一些示例結(jié)果如下：

示例5-5說明了一個(gè)利用按位運(yùn)算符的小型RTL模型。

//`begin_keywords"1800-2012"//useSystemVerilog-2012keywords

//User-definedtypedefinitions
packagedefinitions_pkg;
typedefenumlogic{AND_OP,XOR_OP}mode_t;
endpackage:definitions_pkg

//MultiplexedN-bitwidebitwise-ANDorbitwise-XORoperation
moduleand_xor
importdefinitions_pkg::*;
#(parameterN=4)//opsize(default8-bits)
(inputmode_tmode,//1-bitenumeratedinput
inputlogic[N-1:0]a,b,//scalableinputsize
outputlogic[N-1:0]result//scalableoutputsize
);
timeunit1ns;timeprecision1ns;

always_comb
case(mode)
AND_OP:result=a&b;
XOR_OP:result=a^b;
endcase
endmodule:and_xor
//`end_keywords

圖5-5顯示了示例5-5中的RTL模型綜合結(jié)果，如上一節(jié)前面所述，綜合創(chuàng)建的實(shí)現(xiàn)可能受到多個(gè)因素的影響，包括：目標(biāo)設(shè)備、與運(yùn)算符一起使用的任何其他運(yùn)算符或編程語句、使用的綜合編譯器以及指定的綜合選項(xiàng)和約束。

 圖5-5：示例5-5的綜合結(jié)果：按位AND和OR運(yùn)算