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LUTRAM 讀寫使用不同時(shí)鐘的CDC Path

FPGA開發(fā)之路 ? 來源:FPGA開發(fā)之路 ? 作者:FPGA開發(fā)之路 ? 2022-10-21 10:25 ? 次閱讀

當(dāng) LUTRAM 讀寫使用不同的時(shí)鐘,寫時(shí)鐘 wclk_a,讀時(shí)鐘 rclk_b。

總結(jié)

When the read and write addresses are different, there is no CDC path between the write and the read clocks.

However, when the write and read addresses are the same, then there is a CDC path between the write clock and the read clock.

原因

當(dāng)讀寫地址不同時(shí),讀數(shù)據(jù)時(shí)數(shù)據(jù)不會發(fā)生寫入,和寫時(shí)鐘無關(guān),讀出數(shù)據(jù)的delay是固定的,因此從 讀地址寄存器到 輸出寄存器 是一條同步路徑。

當(dāng)讀寫地址相同時(shí),讀數(shù)據(jù)時(shí)該地址同時(shí)正在被寫入,讀出數(shù)據(jù)的delay的是依賴于寫時(shí)鐘的,如果讀寫時(shí)鐘靠的很近,輸出寄存器就可能出現(xiàn)亞穩(wěn)態(tài)。從 LUTRAM 到 輸出寄存器 是一條異步路徑。

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Reference:

《Vivado Design Suite User Guide: Design Analysis and Closure Techniques》

審核編輯:彭靜
聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報(bào)投訴
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原文標(biāo)題:LUTRAM 讀寫使用不同時(shí)鐘的 CDC Path

文章出處:【微信號:FPGA開發(fā)之路,微信公眾號:FPGA開發(fā)之路】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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