RAL（Register Abstract Layer，寄存器抽象層），通常也叫寄存器模型，顧名思義就是對寄存器這個部件的建模。本文要介紹的內容，包括對UVM寄存器模型的概述，如何構建寄存器模型，以及如何將寄存器模型集成到驗證環境中。篇幅原因，將在下一篇文章再給出寄存器模型的操作圖鑒(前后門訪問API)，以及寄存器覆蓋率的收集。

01 寄存器模型概述

為什么要對寄存器建模，可能是初學者問得較多的問題。簡單地說，寄存器建模要做的事情，就是在軟件的世界里面，復刻RTL中的寄存器。既然是面向軟件世界做的事情，自然就是為軟件所用，要么方便軟件觀測，要么方便軟件使用。

這里的軟件，指的是整個驗證環境所構造出來的面向對象的世界。有了寄存器模型，軟件世界中的參考模型（reference model）可以很方便的獲取到當前RTL的功能配置和狀態，我們也可以很方便的收集到對寄存器各個域段甚至位的測試覆蓋情況等等。

要達成這一目標，就需要考慮兩個基本的問題：如何對寄存器進行建模，以及建立怎樣的機制才可以讓寄存器模型是“實時”復刻RTL寄存器的（上圖中的虛線箭頭）。這也是本文后面兩個小節要介紹的內容。

02 構造寄存器模型

寄存器模型的框架實際上跟RTL中的寄存器組沒有什么兩樣。寄存器組中有的，寄存器模型也應該要有，頂多是多了一些抽象。基于這個想法，構造寄存器模型的工作，便可以從硬件寄存器組的設計，一一映射為對應的數據結構。

寄存器最小的功能單元是域段（field）。一個寄存器要切分成多少個域段、每個域段的位寬、默認值、讀寫屬性以及分別用于什么功能的控制或狀態的指示，是根據功能規范來定義的。對域段的建模，UVM類庫提供的類型叫uvm_reg_field。

寄存器是可作為單個實體被訪問的多個域段的集合，它可以被映射到一個或者多個地址上（memory-mapped）被訪問。對寄存器的建模，UVM提供的類型叫uvm_reg。為了提供后門訪問（backdoor access），uvm_reg還增加了成員來表示其對應的硬件寄存器在RTL中的層次路徑。

寄存器訪問譯碼表，或者叫memory map，是寄存器接口從訪問地址到使能對應寄存器所需要的查找表。這張表中指定了每個寄存器的偏移地址（offset）、訪問屬性、大小端、對應的總線等配置。對memory map的建模，UVM提供的類型叫uvm_reg_map。

多個寄存器及其訪問譯碼表最終構成寄存器組。在同個數字系統的不同總線視角下，寄存器組可以映射到不同的基地址（base）。因此，一個寄存器組除了可以包含多個寄存器，還可以有多個譯碼表。UVM針對寄存器組的建模提供的類型叫uvm_reg_block。為了便于集中管理，uvm_reg_block還可以包含其他子uvm_reg_block。

在同一類族中，UVM還提供了uvm_mem類，用于對連續地址存儲空間的建模。uvm_mem對象也可以被集成到uvm_reg_block中，并通過uvm_reg_map做地址映射，

此外，UVM還提供了uvm_reg_file類。這個類更像是一個對象容器，可以用來裝載多個寄存器（uvm_reg）和其他uvm_reg_file，以便對相同規格的寄存器進行多次例化。

03 集成到驗證環境

如果只是簡單把寄存器模型集成到驗證環境，那么只要例化寄存器模型就可以了。現在主要的問題是，建立怎樣的機制才可以讓寄存器模型“實時”復刻RTL寄存器的值。為了解決這個問題，UVM引入Prediction機制，用到了兩個新的組件：Adapter和Predictor。

Adapter，可以翻譯為適配器，它的作用是寄存器訪問事務和總線事務的相互轉換。寄存器訪問事務對數據的封裝格式相對固定，一般包含讀寫類型、地址、數據和字節掩碼。而總線事務則根據不同的總線協議會有所不同。因此，Adapter扮演了中間做事務轉換的角色，其主要實現的函數為reg2bus和bus2reg。

Predictor，是保持寄存器模型“實時”復刻RTL寄存器值的關鍵組件。Predictor翻譯過來叫預測器，可能反而不是很好理解，對其功能比較好的描述我覺得應該是“monitor and update the RAL Model”。根據是否使用外部predictor，有兩種應用方式：Implicit Prediction和Explicit Prediction。

隱式預測（Implicit Prediction）：用戶使用寄存器模型中memory map默認的predictor，當開啟其預測功能之后，如果用戶在測試用例中通過寄存器模型的API（下篇文章會介紹都有哪些API）去發起硬件寄存器訪問操作，該操作會自動被predictor捕捉，并在該操作完成之后自動同步到寄存器模型的寄存器中。下圖為了方便展示，將原本同屬于寄存器模型中的memory map、registers和adapter分開畫了。

顯式預測（Explicit Prediction）：用戶基于UVM提供的基類uvm_reg_predictor實現preditor，并將monitor的總線事務傳遞給該predictor，同時將其關聯到寄存器模型的memory map和對應總線事務的adapter適配器。工作邏輯是這樣的：該predictor相當于可以根據memory map監測總線上的寄存器訪問行為，并將該行為通過adapter轉換成寄存器事務，最終用于更新寄存器模型。

Explicit Prediction相對于Implicit Prediction，除了監視通過寄存器模型API對寄存器的訪問操作，還可以覆蓋到其他測試序列（sequence）通過總線對寄存器的直接訪問，這一點會使它更加通用。

相應的代碼示例，也將在下一篇UVM系列文章中提供，歡迎關注。

參考資料

[1] Accellera Systems Initiative. "Universal Verification Methodology (UVM) 1.2 Class Reference" (2014).