串行化/反串行化電路，統(tǒng)稱為 SerDes，為數(shù)字通信系統(tǒng)提供重要優(yōu)勢，尤其是在需要高數(shù)據(jù)速率時。

在我（本文作者）工程生涯的早期，我認為并行通信通常比串行通信更可取。我很欣賞同時移動所有 8 個（或 16 個或 32 個...）數(shù)據(jù)位的簡單性和效率，使用一個或兩個控制信號進行握手，并且不需要精心設(shè)計的同步方案。

不過，不久之后，流行的數(shù)字通信協(xié)議（UART、SPI、I2C等）使用串行接口變得很明顯，而且我還注意到專門應(yīng)用程序的高級協(xié)議支持串行傳輸。盡管微控制器和中央處理器單元 (CPU)需要并行數(shù)據(jù)來進行內(nèi)部存儲、檢索和處理操作，但這意味著串行通信涉及額外的序列化和反序列化硬件。

SerDes 是空間到時間到空間的轉(zhuǎn)換。并行數(shù)據(jù)同時傳輸?shù)加貌煌奈锢砘ミB，串行數(shù)據(jù)共享相同的物理空間但占用不同的時間時刻（圖 1）。

圖 1.顯示序列化和反序列化的示例圖。圖片由德州儀器提供

考慮到所有這些，讓我們看一下并行數(shù)據(jù)傳輸?shù)木窒扌裕缓笪覍⒂懻撘恍┲匾?SerDes 概念。

為什么串行通信優(yōu)先于并行通信？

并行傳輸?shù)囊粋€更直接的缺點是涉及的導(dǎo)體數(shù)量。如果您仍在 8 位世界中工作，相對于簡單的同步數(shù)據(jù)傳輸?shù)暮锰?，使用大量互連似乎是合理的；然而，隨著總線寬度擴展到 16 位或 32 位范圍，PCB 布局任務(wù)變得越來越低效和難以管理。當您不僅要將數(shù)據(jù)從一個組件移動到另一個組件，還要將數(shù)據(jù)從一個 PCB 移動到另一個時，問題會變得更加嚴重。

此外，這些并行數(shù)據(jù)線中的每一條都不僅僅是布局和布線人員所關(guān)心的問題。緊密間隔的電線或 PCB 跡線（如圖 2 所示）容易受到串擾的影響，尤其是數(shù)字信號的高能邏輯轉(zhuǎn)換特性，并且導(dǎo)體越多，越難以屏蔽環(huán)境電磁干擾 (EMI)。

圖 2.走線在原理圖中是線時具有完美的電氣隔離，但在真實的 PCB 上，它們與附近的走線和平面層電容耦合。

對于串行，一些互連足以傳輸任何位寬的數(shù)據(jù)字，并且您可以降低偽邏輯轉(zhuǎn)換的可能性，這種邏輯轉(zhuǎn)換會通過破壞數(shù)據(jù)或需要重新傳輸來降低通信質(zhì)量。

從理論上講，并行確實允許更快的數(shù)據(jù)傳輸，但即使是這種優(yōu)勢也比最初看起來更偶然。更長的跡線或電線意味著信號將花費更多時間從發(fā)送器傳播到接收器，并且隨著數(shù)據(jù)速率的增加，通過匹配跡線長度來均衡整個總線的延遲變得更加重要。高速 32 位總線的跟蹤長度匹配并非微不足道——如果我進行布局，這將是支持序列化/反序列化的一個非常有力的論據(jù)。圖 3 顯示了一個曲折的示例，如果您需要均衡走線長度，它會很有幫助，但在您試圖最小化電路板面積時就沒有那么有用了。

圖 3.蜿蜒痕跡的示例。

高速并行總線的另一個問題是功耗過大。串行化可以通過將標準邏輯信號轉(zhuǎn)換為低壓差分信號來降低功耗。

SerDes 是什么？SerDes 功能和特性概述

SerDes 是一個涉及兩個獨立電路塊的過程：在其基本形式中，串行器將由多個同步數(shù)字信號（例如，由微處理器或 ASIC 輸出）表示的數(shù)據(jù)轉(zhuǎn)換為沿一根導(dǎo)體傳輸?shù)倪壿嬰娖降臅r間序列. 解串器將這種邏輯電平的時間序列轉(zhuǎn)換回一組沿多條導(dǎo)體同時傳輸?shù)男盘枴?/p>

除了這個基本功能之外，SerDes 實現(xiàn)還有各種細節(jié)和附加功能。

多個串行導(dǎo)體

并串轉(zhuǎn)換不一定將多根導(dǎo)線壓縮成只有一根導(dǎo)線。更一般地說，序列化的目標是顯著減少導(dǎo)體的數(shù)量。

首先，單條串行通信線路通常需要兩條物理導(dǎo)體，因為許多串行接口（例如RS-485和USB）使用差分信號。此外，吞吐量和接口復(fù)雜性之間的最佳平衡可能需要多個串行通道。例如，在下面圖 4 的框圖中，TI 的 SN65LVDS95LVDS串行器的數(shù)據(jù)表中，21 位并行數(shù)據(jù)被轉(zhuǎn)換為三個獨立的串行輸出流。

圖 4.數(shù)據(jù)表中 SN65LVDS95 串行器的功能框圖。圖片由德州儀器提供

時鐘倍頻

如果串行器以特定頻率接收并行字，則它必須提高輸出比特率以使輸出字率與輸入字率相匹配。由于串行傳輸比并行傳輸更適合高位頻率，因此串行化不需要降低吞吐量。如上圖所示，鎖相環(huán) (PLL)可用于根據(jù)并行到串行轉(zhuǎn)換中實現(xiàn)的壓縮因子來倍增輸入時鐘。

發(fā)送/接收同步

與任何數(shù)字通信接口一樣，SerDes 需要一些同步機制來確保接收器知道如何采樣和解析傳入的邏輯電平。某些系統(tǒng)（包括上圖中描述的系統(tǒng)）會隨數(shù)據(jù)一起發(fā)送時鐘信號。

解串器也可以從傳入的串行比特流中獲得同步：PLL 可以鎖定比特流并產(chǎn)生采樣時鐘。但是，如果輸入信號的轉(zhuǎn)換密度不足，PLL 將會漂移。例如，傳感器信號可能在正電源軌處飽和，并被數(shù)字化和串行化為一長串邏輯高位。為防止與低轉(zhuǎn)換密度相關(guān)的問題，您可以將 SerDes 系統(tǒng)與標準（例如 8b/10b）或自制編碼方案相結(jié)合。

傳輸媒體

將并行數(shù)據(jù)作為串行數(shù)據(jù)傳輸可為您提供物理傳輸選項，否則這些選項將不可行。即使當您的所有信號都位于同一個 PCB 上并且一切都使用普通走線進行布線時，序列化也可以極大地促進電路板布局。如果您要在板與板、模塊與模塊或系統(tǒng)與系統(tǒng)之間移動數(shù)據(jù)，您可能更愿意使用同軸電纜或光纖鏈路。如果您有序列化數(shù)據(jù)，則可以從普通電線升級到同軸電纜或光纖。

收獲 SerDes 的好處

SerDes 已成為數(shù)字電子產(chǎn)品不可或缺的一部分。使用并行傳輸無法類似地實現(xiàn)視頻接口、電信互連和各種其他應(yīng)用所需的極高數(shù)據(jù)速率。

審核編輯 ：李倩