在如今不斷小型化的電子設計領域，具有極精細節距特征的BGA部件越來越受歡迎。隨著這些細節距BGA復雜性和用戶I/O（焊料球數量）的不斷增加，尋找逃逸布線和扇出模式的難度也在逐步增加。

此外，隨著硅幾何尺寸的縮小，通道長度會更小，導致了信號完整性問題增加，需要重新探究和/或調整一些傳統的BGA逃逸布線方法，不僅能夠使BGA設計的I/O成功扇出，而且能夠使BGA設計的電路成功運行。

過去可以使用傳統的全貫穿通孔結構布線BGA，采用離開BGA焊盤的狗骨狀走線。這些BGA的節距通常為1.27 mm，且焊盤之間有足夠的間隙，可以在不違反任何設計規則的情況下放置3級產品要求的A級通孔。此外這些封裝的特征尺寸可用1盎司銅制造，不會產生任何問題。

隨著芯片復雜度和I/O密度的增加，目前大多數BGA封裝的節距都在1 mm以下，有些封裝的節距甚至小到0.4 mm。由于這些更精細節距的BGA封裝，無法在BGA下使用傳統的全貫穿通孔結構。

反過來，需要使用多次層壓和微通孔結構，以便成功地逃逸布線BGA。圖1對比了具有484個焊料球、1mm節距BGA（U100）和具有100個焊料球、0.4mm節距BGA（U101）的封裝和特征尺寸。

圖1：具有484個焊料球、1 mm間距BGA (U100)和具有100個焊料球、0.4 mm間距BGA (U101)的封裝和特征尺寸的對比。

首先，我們來看1mm節距的部件，然后評估如何將所有焊料球逃逸到BGA的外圍。對于該評估，只考慮使用堆疊微通孔。交錯排布微通孔也可以，但顯然需要更大的電路板面積。此外，疊層將為所有內部信號層采用雙帶狀線。

布線BGA的第一個挑戰是確定需要多少HDI（順序層壓/微通孔）層。圖 2 顯示了每一層都是 HDI 層的28 層板結構。但是當前的HDI制造技術無法生產這樣的結構。

圖 2：每層都是 HDI 層的 28 層板結構，目前的制造工藝無法實現。

BGA逃逸布線的基本方法是四象限法。通過該方法，我們將BGA劃分為4個象限，然后在每個象限中使用標準模式。圖3顯示了基本象限圖形。

圖 3：用于逃逸布線BGA的象限圖形

界定象限后，將以兩行模式布線BGA。最靠外的行可直接布線。靠內的行將沿著象限方向布線，然后直線布線。這里最靠外的兩行將在頂層布線。

接下來的兩行將布線在第一層內部信號層上，依此類推。圖 4 和圖 5 顯示了第一層內部信號層的布線。

圖4：第一層內部

信號層的布線

圖5：第一層內部

信號層的布線（續）

圖6：該排序的前12層

圖7：排序中另一個步驟

的屏幕截圖

圖8：逃逸布線順序

（續）

圖 9：逃逸布線屏幕截圖說明了如今BGA布線的復雜性。

圖10：兩個相鄰的信號層——雙帶狀線結構

在這個階段，從信號完整性的角度來看，應該指出所采用的疊層是適當的（稍后將詳細介紹SI）。圖6顯示了排序的前12層。在該圖中，可以看到需要3個微通孔轉換來從頂層過渡到第2層信號層，第一層內部信號層，頂層到平面1，平面1到平面2，平面2-第2層信號層。需要平面作為信號層對之間的屏蔽，并且需要平面作為對添加，形成平面電容，以處理數字電路的高速開關電流需求。

關于使用該方法可能遇到的一些信號完整性問題，我們將研究兩個相鄰的信號層——雙帶狀線結構（圖10）。首先，注意同一信號層上走線之間的平行性，以及雙帶狀線的相鄰信號層上走線的平行性。對于信號完整性，相鄰層上的平行性是更大的問題，因為超過臨界長度，可能會導致串擾。

為了這個問題，我們必須了解臨界長度是過渡電氣長度（Transition Electrical Length，簡稱TEL）的一半，且TEL是信號在主動驅動期間在傳輸線（走線）上傳播的距離。這就是數字信號的上升/下降時間。為了計算TEL，我們必須用下面的公式確定傳輸線上的傳播速度。

（1）

其中:

Dk = 介電常數

c = 光速

v = 傳播速度

通過一點代數運算，公式1變為：

（2）

現在假設標準FR-4的Dk為4.0，并使用英制單位（英寸），我們得到以下結果：

c = 983.6 x 106 ft/s

√Dk = √4 = 2

V = (983.6 x 106 ft/s) / 2 = 491.8 x 106 ft/s

(491.8 x 106 ft/s) x (12 in/ft) = 5.901 x 109 in/s

(5.901 x 109 in/s) x (1 x 10-9 ns/s) = 5.901 in/ns

由此可以看出，如果上升時間/下降時間為1ns，TEL約為6英寸，因此半TEL的臨界長度約為3英寸。由此可以看出，在需要添加串聯端接電阻之前，可以非常容易地逃逸FPGA，而不會出現嚴重的SI問題。

現代FPGA，如16 nm工藝的AMD Xilinx Virtex UltraSCALE+FPGA，切換速度高達0.250 ns（圖11）。由此，再次回到公式2，我們得到的TEL為1.475英寸，臨界長度為0.738英寸。

圖11：現代FPGA的開關速度高達0.250ns。

在以個位數納米通道長度的制程節點制造的下一代設備中，看到上升/下降時間為0.1ns （100 ps）或更快。這為我們提供了約0.6英寸的TEL和0.3英寸或更短的臨界長度。由此可以看到，在添加串聯端接電阻以獲得成功的信號完整性性能之前，不能期望將FPGA走線布線到FPGA主體的外圍。

為了成功地解決這個問題，電路板設計者需要在PCB結構中使用成型的嵌入式電阻器。該方法使用PCB結構的特殊層，即在同一層上具有兩種不同導電材料。一種是傳統的銅，另一種是鎳磷（Ni-P）等電阻材料，用于制造與FPGA/BGA焊料球的引腳/通孔一致的電阻器。

工藝節點是指MOSFET的柵極在MOSFET的漏極和源極之間形成的通道長度。圖12顯示了傳統MOSFET結構的示例。隨著通道長度變短，電子從漏極移動到源極所需的時間變短（更快）；這反過來又導致了現代設備中越來越快的上升時間/下降時間。這也是為什么我們說上升時間/下降時間而不是時鐘頻率是信號完整性規則必須應用于設計的決定因素。

關于如何從現代FPGAs中逃逸布線的問題，為信號完整性所需的串聯端接集成了埋入電阻之后，仍然存在相鄰層上平行走線的串擾。使用的主要方法是z軸的走線分離。

如果無法在相鄰層的走線之間獲得足夠的間隔/偏移量，則需要添加額外的平面層，以在走線層之間提供屏蔽/隔離。這種方法有其自身的問題，因為需要向電路板添加許多層，這會由于增加的層數而增加質量和整個制造復雜度，以及信號完整性需要始終添加平面作為Vcc/RTN的對，以為實現信號完整性增加平面電容，為實現可制造性提供適當Z軸銅平衡。

正如我們所看到的，隨著封裝尺寸的減小和器件速度的提高，逃逸布線FPGA/BGA將持續給現代PCB設計師帶來重大挑戰。

Kris Moyer具有互連設計師/高級互連設計師資格，是IPC設計講師，任IPC 1-13委員會主席。

審核編輯：劉清