今天這期小編將繼續(xù)與大家一起學(xué)習(xí)DFT的相關(guān)知識(shí)和流程代碼，在開(kāi)始之前，先解決一下上期DFT學(xué)習(xí)的章節(jié)最后留下的問(wèn)題—DFT工程師在收斂時(shí)序timing的時(shí)候經(jīng)常遇到的hold的問(wèn)題，即不同時(shí)鐘域的兩個(gè)SDFF(掃描單元的SI端hold違例問(wèn)題。

首先要明確為什么會(huì)出現(xiàn)這樣的違例，實(shí)際上在后端APR階段，通常不會(huì)對(duì)兩個(gè)不同時(shí)鐘域用于DFT測(cè)試的Sink點(diǎn)進(jìn)行Skew上的Balance，也就是說(shuō)不會(huì)去做樹(shù)，同時(shí)DFT的時(shí)鐘的頻率又相對(duì)較慢，通常為10~50MHZ，因此兩個(gè)跨時(shí)鐘域的SDFF之間的skew可能在時(shí)鐘prograted后會(huì)達(dá)到十幾甚至幾十納秒，這個(gè)時(shí)候就沒(méi)必要傻乎乎的跑PT后去插Buffer/INV硬修，一般有經(jīng)驗(yàn)的DFT工程師，都會(huì)選擇在前一級(jí)的Reg的Q端后接一個(gè)相同時(shí)鐘的Latch來(lái)修hold Timing Violation，這種辦法雖然會(huì)犧牲一些面積，但是從本質(zhì)上說(shuō)其實(shí)是通過(guò)以下原理去修hold的：1.通過(guò)Latch可以借半個(gè)周期的margin ;2.可以改變timing check的時(shí)鐘發(fā)射接收觸發(fā)前后沿的相對(duì)位置以及時(shí)序檢查方式。實(shí)際上這種接Latch修hold的方式不僅可以用在DFT SCAN的SDFF中，正常修hold做ECO的時(shí)候也有使用。

圖1 上圖為兩個(gè)跨時(shí)鐘域的SDFF的Reg2Reg Path ；下圖為Reg1 Latch Reg2的時(shí)鐘信號(hào)的有效沿檢查。

從圖一的下圖不難得出，原本Domain1clock和Domain2clock的Skew比較大，導(dǎo)致launch clklatency加上data path min delay都達(dá)不到capture clk delay加上hold time，而lockup latch的加入，實(shí)際上將timing check分成了兩部分，一部分是Reg2Latch，一部分是Latch2Reg，對(duì)Reg2Latch這條Path來(lái)說(shuō)，由于是同一個(gè)時(shí)鐘域，hold檢查在同一周期的同一時(shí)鐘沿，在靠的較近的情況下幾乎沒(méi)有skew，hold很好滿足；而對(duì)Latch2Reg這條Path來(lái)說(shuō)，Latch可以借半個(gè)周期，可以說(shuō)是近乎天然滿足hold，這樣一來(lái)跨時(shí)鐘域的SDFF的時(shí)序問(wèn)題就得到了有效的解決。

解決完上期的遺留問(wèn)題，讓小編來(lái)介紹一下DFT工程師在日常工作當(dāng)中必須掌握的工作技能以及相關(guān)知識(shí)，其中包括SCAN CHAIN的添加以及配置，MBIST電路的生成以及配置。

首先來(lái)介紹一個(gè)DFT工程師在日常的工作的工作流程是怎么樣的，可以大致分為以下六步驟：1.實(shí)現(xiàn)測(cè)試功能判斷，開(kāi)銷判斷，熟悉并測(cè)試時(shí)鐘架構(gòu)；2.插入BIST自測(cè)試電路；3.DFF替換為掃描單元SDFF，并將鏈串起來(lái)，串起來(lái)后壓縮組合邏輯；4.邊界掃描鏈（用來(lái)測(cè)試Module），其中包括生成JTAG電路，掃描網(wǎng)絡(luò)以及接口，生成JTAG TAP Controller；5.將期間生成的自動(dòng)向量收集，將仿真文件收集跑仿真，綜合過(guò)formal；6.debug，也是DFT工程師的日常。

掃描鏈的配置與壓縮

實(shí)際上掃描鏈的配置主要包括test config 以及 scan config，配置完后綜合會(huì)將掃描網(wǎng)絡(luò)電路生成在網(wǎng)表中，一般來(lái)說(shuō)掃描鏈不止一條。

壓縮邏輯就是掃描鏈的最后一個(gè)掃描單元DFF/Q端到Scan out Pin的data path，測(cè)試pin要盡可能少，壓縮可以到幾百倍。

壓縮分為空間壓縮和時(shí)間壓縮，時(shí)間壓縮（MISR）就是增加拍數(shù)，進(jìn)而增加測(cè)試向量的時(shí)間長(zhǎng)度，來(lái)降低掃描數(shù)據(jù)的容錯(cuò)率，比如2000bit長(zhǎng)度的掃描鏈。

MBIST（Memory-Build-in-self-test自測(cè)試)

實(shí)際上在日常生產(chǎn)當(dāng)中，MEM是在設(shè)計(jì)當(dāng)中最常見(jiàn)的IP，人們也常常擔(dān)心MEM在芯片內(nèi)部工作不正?；蛘邏牡?，這樣可以及時(shí)將備用的MEM頂替上去，而MBIST是由Controller以及BIST電路組成，也是由Pin接口到controller等多級(jí)fanout，將Controller按group放在common鏈上，同時(shí)還要考慮頂層TOP和block的之間common鏈的連接，再對(duì)Mbist上包含Mbist Controller的Common鏈進(jìn)行config 配置。

實(shí)際上Mbist controller通過(guò)一組總線(ShareBus)訪問(wèn)內(nèi)部四個(gè)cpu以及noncpu內(nèi)部的memory，以實(shí)現(xiàn)mbist測(cè)試，這種測(cè)試方式可以有效的減少對(duì)功能時(shí)序以及走線資源的沖擊；但是測(cè)試時(shí)間較長(zhǎng)，ALL Mode模式可以模擬出功能最惡劣的功耗的場(chǎng)景。

好了，到這里這期的DFT的ScanChain以及MBIST測(cè)試電路的配置以及生成就介紹完畢了，下一期小編將會(huì)結(jié)合IEEE1149.5以及1149.6等標(biāo)準(zhǔn)文件來(lái)描述下JTAG以及IJTAG是如何對(duì)模塊/TOP進(jìn)行邊界掃描測(cè)試的，IJTAG相比JTAG又有哪些優(yōu)勢(shì)呢？