什么是 ECO？

ECO 指的是Engineering Change Order，即工程變更指令。目的是為 了在設(shè)計(jì)的后期，快速靈活地做小范圍修改，從而盡可能的保持已經(jīng)驗(yàn)證 的功能和時(shí)序。ECO 的叫法算是從 IC 設(shè)計(jì)領(lǐng)域繼承而來，其應(yīng)用在 FPGA 設(shè)計(jì)上尚屬首次，但這種做法其實(shí)在以往的 FPGA 設(shè)計(jì)上已被廣泛采用。簡單來說，ECO 便相當(dāng)于 ISE 上的 FPGA Editor。

但與 FPGA Editor 不同，Vivado 中的 ECO 并不是一個(gè)獨(dú)立的界面或是一些特定的命令，要實(shí)現(xiàn)不同的 ECO 功能需要使用不同的方式。

ECO 的應(yīng)用場景和實(shí)現(xiàn)流程

ECO 的應(yīng)用場景主要包含：修改cell 屬性、增減或移動 cell、手動局部布線。還有一些需要多種操作配合的復(fù)雜場景，例如把 RAM（或 DSP）的輸出寄存器放入/拉出 RAMB（或 DSP48）內(nèi)部，或是把設(shè)計(jì)內(nèi)部信號接到 I/O 上作調(diào)試 probe 用等等。

針對不同的應(yīng)用場景，Vivado 中支持的 ECO 實(shí)現(xiàn)方式也略有區(qū)別。 有些可以用圖形界面實(shí)現(xiàn)，有些則只能使用 Tcl 命令。但通?？梢栽趫D形化界面上實(shí)現(xiàn)的操作，都可以改用一條或數(shù)條 Tcl 命令來實(shí)現(xiàn)。

ECO 的實(shí)現(xiàn)流程如下圖所示：

第一步所指的 Design 通常是完全布局布線后的設(shè)計(jì)，如果是在工程模式下，可以直接在 IDE 中打開實(shí)現(xiàn) 后的設(shè)計(jì)，若是僅有 DCP 文件，不論是工程模式或是非工程模式產(chǎn)生的 DCP，都可以用 open_checkpoint 命 令打開。

第二步就是 ECO 的意義所在，我們在布局布線后的設(shè)計(jì)上進(jìn)行各種操作，然后僅對改動的部分進(jìn)行局部布局/布線而無需整體重跑設(shè)計(jì)，節(jié)約大量時(shí)間的同時(shí)也不會破壞已經(jīng)收斂的時(shí)序。

第三步就是產(chǎn)生可供下載的 bit 文件了，此時(shí)必須在 Tcl Console 中或是 Tcl 模式下直接輸入命令產(chǎn)生 bit 文件，而不能使用 IDE 上的“Generate Bitstream”按鈕。原因是后者讀到的還是 ECO 前已經(jīng)完成布局布線的原 始設(shè)計(jì)，生成的 bit 文件自然也無法使用。

修改屬性

絕大部分的屬性修改都能通過 IDE 界面完成，如下圖所示。

比如要修改寄存器的初值 INIT 或是 LUT 的真值表，用戶只需在 Vivado IDE 中打開布局布線后的設(shè)計(jì) （Implemented Design），在 Device View 中找到并選中這個(gè) FF/LUT，接著在其左側(cè)的 Cell Properties 視圖中 選擇需要修改的屬性，直接修改即可。

除了對 FF/LUT 的操作外，很多時(shí)候我們需要對 MMCM/PLL 輸出時(shí)鐘的相移進(jìn)行修改。對于這種應(yīng)用，用戶也無需重新產(chǎn)生 MMCM/PLL，與上述方法類似，可以在布局布線后的 Device View 上直接修改。

移動/交換 cells

移動/交換 cells 是對 FF/LUT 進(jìn)行的 ECO 操作中最基本的一個(gè)場景，目前也只有這種情況可以通過圖形化實(shí)現(xiàn)。如要?jiǎng)h減 cells 等則只能通過 Tcl 命令來進(jìn)行。

具體操作方法也相當(dāng)簡便，要互換 cells 位置的情況下，只要在 Device View 上選中需要的那兩個(gè) cells，如上圖所示的兩個(gè) FFs，然后右鍵調(diào)出菜單，選擇 Swap Locations 即可。若要移動 cells 則更簡單，直接在圖 中選中 FF 拖移到新的位置即可。

當(dāng)用戶移動或改變了 cells 的位置后會發(fā)現(xiàn)與其連接的 nets 變成了黃色高亮顯示，表示這些 nets 需要重新布線。這時(shí)候需要做的就是在圖中選中這些 nets 然后右鍵調(diào)出菜單，選擇 Route 進(jìn)行局部布線。

局部布線后一定要記得在 Tcl Console 中使用 report_route_status 命令檢查布線情況，確保沒有未完成布線（unrouted）或是部分未完成布線（partial routed）的 nets 存在。給這個(gè)命令加上選項(xiàng)則可以報(bào)告出更細(xì)致的結(jié)果，如下圖所示。

如果換個(gè)稍復(fù)雜些的 Tcl 命令配合圖形化顯示，更加直觀的同時(shí)，也可以方便右鍵調(diào)出命令進(jìn)行針對性的局部布線。

手動布線

手動布線是一種非常規(guī)的布線方式，一次只能針對一根 net 在圖形化界面下進(jìn)行。所謂手動布線，除了完全手動一個(gè)節(jié)點(diǎn)一個(gè)節(jié)點(diǎn)的選擇外，也支持工具自動選擇資源來布線。通常我們并不建議全手動的方式， Vivado 是時(shí)序驅(qū)動的工具，所以其自動選擇的布線結(jié)果已經(jīng)是遵循了時(shí)序約束下的最佳選擇。

在 Device View 中選擇一根沒有布線或是預(yù)先 Unroute 過的 net（顯示為紅色高亮），右鍵調(diào)出菜單并選擇 Enter Assign Routing Mode… 便可進(jìn)入手動布線模式。

復(fù)雜的 ECO場景

篇幅過半，一直在鋪墊，其實(shí)最有實(shí)踐意義的 ECO 還沒提到。相信大部分用戶最懷念 FPGA Editor 中的 一個(gè)功能就是 probe 了，如何快速地把一根內(nèi)部信號連接到 FPGA 管腳上，無需重新布局布線，直接更新 bit 文件后下載調(diào)試。曾經(jīng)數(shù)次被客戶問及，很多人還為 Vivado 中不支持這樣的做法而深表遺憾。

其實(shí)這樣類似的功能在 Vivado 中一直支持，唯一的問題是暫時(shí)還沒有圖形化界面可以一鍵操作（相關(guān)開 發(fā)工作已經(jīng)在進(jìn)行中）。但受益于 Tcl 的靈活多變，我們可以更有針對性地實(shí)現(xiàn) probe 功能，效率也更高。

Tcl 操作命令

在 UG835 中把 Vivado 支持的 Tcl 命令按照 Category 分類，這些列于 Netlist 目錄下的命令就是實(shí)現(xiàn) ECO 需要用到的那些。

通常涉及到增減 cells 的 ECO 基本分為三步實(shí)現(xiàn)：首先用create_cell / create_net 等創(chuàng)建相關(guān) cell 和/或 net，然后用 disconnect_net / connect_net 等命令修正因?yàn)?cell 和 net 的改動而影響到的連接關(guān)系，最后用 route_design 加選項(xiàng)完成局部布線。

不同的 Vivado 版本對此類 ECO 修改有稍許不同的限制，例如在 2014.1 之后的版本上，需要在改變 cell 的連接關(guān)系前先用 unplace_cell 將 cell 從當(dāng)前的布局位置上釋放，在完成新的連接關(guān)系后，再用 place_cell 放到新的布局位 置上。

具體操作上可以根據(jù) Vivado 的提示或報(bào)錯(cuò)信息來改動具體的 Tcl 命令，但 操作思路和可用的命令相差無幾。

Add Probe

這是一個(gè)在 Vivaod 上實(shí)現(xiàn) probe 功能的 Tcl 腳本，已經(jīng)寫成了 proc 子程序，簡單易懂?？梢灾苯诱{(diào)用，也可以做成 Vivado 的嵌入式擴(kuò)展命令。調(diào)用其生成 probe 只需先 source 這個(gè)腳本，然后按照如下所示在 Tcl Console 中輸入命令即可。

該腳本已經(jīng)在 Vivado2014.3 和 2014.4 上測試過，一次只能完成一個(gè) probe 的添加，而且必須按照上述順 序輸入信號名，管腳位置，電平標(biāo)準(zhǔn)和 probe 名。因?yàn)椴痪邆漕A(yù)檢功能，可能會碰到一些報(bào)錯(cuò)信息而導(dǎo)致無法繼續(xù)。例如選擇的信號是只存在于 SLICE 內(nèi)部的 INTRASITE 時(shí)，則無法拉出到管腳。再比如輸入命令時(shí)拼錯(cuò)了電平標(biāo)準(zhǔn)等，也會造成 Tcl 已經(jīng)部分修改 Vivado 數(shù)據(jù)庫而無法繼續(xù)的問題。此時(shí)只能關(guān)閉已經(jīng)打開的 DCP 并選擇不保存而重新來過。

ECO 在 Vivado 上的發(fā)展

經(jīng)過了兩年多的發(fā)展，在 Vivado 上實(shí)現(xiàn) ECO 已經(jīng)有了多種方式，除了前面提到的圖形化上那些可用的技巧，還有用戶自定義的 Tcl 命令和腳本等。隨著 Xilinx Tcl Store 的推出，用戶可以像在 App Store 中下載使用 app 一樣下載使用 Tcl 腳本，簡化了 Tcl 在 Vivado 上應(yīng)用的同時(shí)，進(jìn)一步擴(kuò)展了 Tcl 的深入、精細(xì)化使用，其 中就包括 Tcl 在 ECO 上的應(yīng)用。

目前 Vivado 2014.4 版本上新增了很多有用的腳本。安裝好 Vivado 后，只需打開 Tcl Store，找到 Debug Utilities，點(diǎn)擊 Install 稍等片刻，即可看到一個(gè) add_probe 的 Tcl proc 被安裝到了你的 Vivado 中。

這個(gè) add_probe 是在上述 addProbe 例子的基礎(chǔ)上擴(kuò)展而來，不僅可以新增 probe，而且可以改變現(xiàn)有 probe 連接的信號。此外，這個(gè)腳本采用了 argument 寫法，點(diǎn)擊程序可以看 help，所以不一定要按照順序輸入信號、電平標(biāo)準(zhǔn)等選項(xiàng)，輸錯(cuò)也沒有問題。另外增加了預(yù)檢和糾錯(cuò)功能，碰到問題會報(bào)錯(cuò)退出而不會改變 Vivado 數(shù)據(jù)庫，效率更高。

此外，Tcl Store 上還有很多其它好用的腳本，歡迎大家試用并反饋給我們寶貴意見。雖然里面關(guān)于ECO 的腳本還很少，但我們一直在補(bǔ)充。此外 Tcl Store 是一個(gè)基于 GitHub 的完全開源的環(huán)境，當(dāng)然也歡迎大家上傳自己手中有用的 Tcl 腳本，對其進(jìn)行補(bǔ)充。

總體來說，ECO 是一個(gè)比較大的命題，因?yàn)闋砍兜降母膭有枨筇啵鋵?shí)也很難限制在一個(gè) GUI 界面中實(shí)現(xiàn)。這篇文章的目的就是為了讓大家對在 FPGA 上實(shí)現(xiàn) ECO 有個(gè)基本的認(rèn)識，梳理看似復(fù)雜無序的流程，所謂觀一葉而知秋，窺一斑而見全豹，希望能帶給更多用戶信心，用好 Vivado 其實(shí)一點(diǎn)都不難。

審核編輯：劉清