在前面的芝識(shí)課堂中，我們跟大家簡(jiǎn)單介紹了邏輯IC的基本知識(shí)和分類，并且特別提到CMOS邏輯IC因?yàn)槌杀尽⑾到y(tǒng)復(fù)雜度和功耗的平衡性很好，因此得到了最廣泛應(yīng)用，同時(shí)也和大家一起詳細(xì)了解了CMOS邏輯IC的基本操作。邏輯IC作為一種對(duì)一個(gè)或多個(gè)數(shù)字輸入信號(hào)執(zhí)行基本邏輯運(yùn)算以產(chǎn)生數(shù)字輸出信號(hào)的半導(dǎo)體器件，其應(yīng)用也是非常豐富的，今天就來和芝子一起了解一下吧。

首先我們要明確的是CMOS邏輯IC大致包括兩種邏輯，即組合邏輯和時(shí)序邏輯。其中組合邏輯是輸出僅為當(dāng)前輸入的純函數(shù)邏輯電路類型，主要包括反相器、緩沖器、雙向總線緩沖器、施密特觸發(fā)器裝置、解碼器、多路復(fù)用器、模擬多路復(fù)用器／多路分解器、模擬開關(guān)等；時(shí)序邏輯是一種其輸出取決于先前輸入值的順序，并由當(dāng)前輸入（如控制信號(hào)觸發(fā)器、鎖存器、計(jì)數(shù)器、移位寄存器等）控制的邏輯電路類型。組合邏輯電路與時(shí)序邏輯電路的區(qū)別體現(xiàn)在輸入輸出關(guān)系、有無(wú)存儲(chǔ)（記憶）單元、結(jié)構(gòu)特點(diǎn)上。

首先我們以幾個(gè)簡(jiǎn)單的電路部分為例，來介紹組合邏輯電路的基本情況。

1反相器

組合邏輯應(yīng)用中比較常見的是反相器（以74VHC04為例），是一種輸出（Y）與輸入（A）相反的邏輯門，如圖1所示。

圖1 逆變器的操作

2緩沖器

緩沖器（例如74VHC244），緩沖器增加驅(qū)動(dòng)能力以增加可連接的信號(hào)線的數(shù)量，并執(zhí)行波形整形。緩沖區(qū)不執(zhí)行邏輯操作，示意圖如圖2。

圖2 緩沖器的操作

3雙向總線緩沖器（收發(fā)器）

雙向總線緩沖器（收發(fā)器），比如74VHC245。雙向總線緩沖器（收發(fā)器）是一種其I/O引腳可配置為輸入和輸出以接收和發(fā)送數(shù)據(jù)的邏輯電路。由于收發(fā)器允許通過控制信號(hào)（DIR）更改信號(hào)方向，所以它沿著總線傳輸，雙向傳輸數(shù)據(jù)。圖3顯示了收發(fā)器的應(yīng)用示例。雙向使用總線信號(hào)時(shí)，將總線輸入和總線輸出都通過上拉電阻連接到VCC或GND，以防止在控制信號(hào)（DIR）切換信號(hào)時(shí)輸入信號(hào)變?yōu)殚_路（未定義）。切換信號(hào)時(shí)請(qǐng)注意不要將輸出與總線輸出短路。

圖3 雙向總線緩沖器的應(yīng)用示例

我們來看一下圖3這個(gè)系統(tǒng)的邏輯情況，通過在／G為高電平時(shí)更改DIR的值，可以輕松更改A和B引腳的方向。／G為高電平時(shí)，更改DIR的值和外部數(shù)據(jù)的方向。在周期#0，數(shù)據(jù)從B傳輸?shù)紸。在周期#1，A引腳處于高Z狀態(tài)。因此，輸出數(shù)據(jù)無(wú)效。在周期#2，更改DIR的值和外部數(shù)據(jù)的方向。在周期#3，啟用A和B引腳。然后，輸出數(shù)據(jù)在周期#4開始時(shí)保持穩(wěn)定。在周期#4，數(shù)據(jù)從A傳輸?shù)紹。詳細(xì)輸入和輸出邏輯關(guān)系如圖4所示。

圖4 雙向總線緩沖器的邏輯示意

4施密特觸發(fā)器

我們?cè)倏匆粋€(gè)特別的示例，施密特觸發(fā)裝置（以VHC14為例）。施密特觸發(fā)裝置在兩個(gè)輸入閾值電壓之間有一個(gè)磁滯帶。圖5顯示了具有輸入閾值滯后的施密特反相器的輸入和輸出波形。對(duì)于具有磁滯的IC，正向閾值電壓（VP）不同于負(fù)向閾值電壓（VN）。對(duì)于緩慢上升或下降的輸入，輸入閾值滯后（VH）有助于穩(wěn)定輸出。即使存在輸入噪聲或電源或噪聲引起的接地反彈的情況下，IC也不會(huì)產(chǎn)生錯(cuò)誤輸出，除非噪聲或反彈超過磁滯寬度。

圖5 施密特反相器的輸入和輸出波形

5解碼器

解碼器也是一種典型的組合邏輯電路，我們以VHC138為例進(jìn)行邏輯解讀。解碼器將N個(gè)編碼輸入的二進(jìn)制信息轉(zhuǎn)換為最多2N個(gè)獨(dú)特輸出。它通常用于增加端口數(shù)量和生成芯片選擇信號(hào)。圖6顯示了3對(duì)8解碼器（即具有三個(gè)輸入和八個(gè)輸出的解碼器）的邏輯符號(hào)、真值表和時(shí)序圖。

圖6 3對(duì)8解碼器的邏輯符號(hào)和真值表以及時(shí)序圖

圖7則顯示如何使用3對(duì)8解碼器從三個(gè)輸入（A、B和C）生成八個(gè)芯片選擇信號(hào)。當(dāng)A、B和C都為低電平時(shí)，只有／Y0輸出提供邏輯低電平，所以選擇IC0。圖7表明，通過三個(gè)輸入的組合，可以從最多八個(gè)芯片中選擇任意芯片。

圖7 3至8解碼器的時(shí)序圖

今天的芝識(shí)課堂，我們帶大家了解了幾種典型電路單元的對(duì)應(yīng)邏輯關(guān)系，在下面的芝識(shí)課堂中，我們將繼續(xù)跟大家分享CMOS邏輯IC的基礎(chǔ)知識(shí)，敬請(qǐng)期待。

審核編輯：湯梓紅