在线观看www成人影院-在线观看www日本免费网站-在线观看www视频-在线观看操-欧美18在线-欧美1级

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

用AI來寫Verilog代碼能行嗎

jf_78858299 ? 來源:傅里葉的貓 ? 作者:張大俠 ? 2023-05-05 16:02 ? 次閱讀

最近ChatGPT大火,成功破圈,到底是什么?怎么使用?

簡(jiǎn)單說,它是一個(gè)模型,一個(gè)語言模型!

它是以對(duì)話方式與人進(jìn)行交互的AI語言模型!

但它能做的事情太多了,可以用它來寫一封請(qǐng)假郵件:

圖片

image-20221208210153673

還有人用它來學(xué)英語、向它提各種問題,甚至可以用它來寫程序,很多軟件工程師都嘗試過用它來寫PythonJava編程語言,這里我們就不再嘗試了。

作為FPGA工程師,我們肯定想讓它幫我們寫Verilog!看看效果怎么樣?

,時(shí)長(zhǎng)00:23

[ ]

圖片

image-20221208210533770

在代碼后面甚至還有解釋:

圖片

image-20221208210631379

完整代碼如下:

// UART Receiver Module
module uart_rx(
  input clk,
  input rx,
  output reg rx_done,
  output reg [7:0] rx_data
);

// FSM states
localparam [1:0]
  IDLE = 2'b00,
  START = 2'b01,
  DATA = 2'b10,
  STOP = 2'b11;

reg [1:0] state, next_state;
reg [3:0] bit_count;
reg [7:0] rx_shift_reg;

// Initialize outputs
always @* begin
  rx_done = 0;
  rx_data = 0;
end

// State transition logic
always @(posedge clk) begin
  state <= next_state;
end

// State transition function
always @* begin
  case (state)
    IDLE: begin
      if (rx) next_state = START;
      else next_state = IDLE;
    end
    START: begin
      if (rx) next_state = DATA;
      else next_state = IDLE;
    end
    DATA: begin
      if (bit_count == 0) next_state = STOP;
      else if (rx) next_state = DATA;
      else next_state = IDLE;
    end
    STOP: begin
      if (rx) next_state = IDLE;
      else next_state = STOP;
    end
  endcase
end

// Output logic
always @* begin
  case (state)
    IDLE: begin
      bit_count = 4;
      rx_shift_reg = 0;
    end
    START: begin
      bit_count = 3;
    end
    DATA: begin
      bit_count = bit_count - 1;
      rx_shift_reg = {rx_shift_reg[6:0], rx};
    end
    STOP: begin
      rx_done = 1;
      rx_data = rx_shift_reg;
    end
  endcase
end

endmodule

雖然沒有驗(yàn)證這個(gè)功能是否正確,但這個(gè)代碼的邏輯看起來應(yīng)該是沒有錯(cuò)的。

于是又嘗試讓它寫一個(gè)信號(hào)處理方向的:FIR抽取濾波器

圖片

再寫個(gè)稍微復(fù)雜一點(diǎn)但仍然是標(biāo)準(zhǔn)的協(xié)議:apb轉(zhuǎn)axi-lite的bridge。

圖片

完整代碼很長(zhǎng),我也并沒有驗(yàn)過,但大概看下來,功能基本都有。

對(duì)于過于復(fù)雜的,就無能為力了,比如:以太網(wǎng)協(xié)議棧。

但有個(gè)更有意思的現(xiàn)象,當(dāng)我第一次讓它寫以太網(wǎng)協(xié)議棧時(shí),它提示太難了,寫不出來。

把對(duì)話復(fù)位后,再讓它寫,它就會(huì)寫一個(gè)大概的module,里面只有些接口,后面又復(fù)位對(duì)話后再重新讓它寫了,寫出來的程序就更多了。

說明它的學(xué)習(xí)能力一直在增長(zhǎng)。

可能現(xiàn)在它的功能還并不是很完善,但作為工程師,看到這么強(qiáng)大的功能,不禁有些感慨,我們的核心競(jìng)爭(zhēng)力是什么?如果真的有一天,AI可以幫我們寫代碼了,我們?cè)撊プ鍪裁矗?/p>

(抖個(gè)機(jī)靈:是不是到時(shí)候只需要驗(yàn)證工程師了?)

最后補(bǔ)充一點(diǎn),這個(gè)網(wǎng)站的注冊(cè)是需要一個(gè)國外的手機(jī)號(hào),可能很多人弄不到,所以,如果你有什么有趣的功能想嘗試,可以跟我聯(lián)系,我來幫你試。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • Verilog
    +關(guān)注

    關(guān)注

    29

    文章

    1366

    瀏覽量

    111914
  • AI
    AI
    +關(guān)注

    關(guān)注

    88

    文章

    34421

    瀏覽量

    275738
  • 代碼
    +關(guān)注

    關(guān)注

    30

    文章

    4891

    瀏覽量

    70308
  • ChatGPT
    +關(guān)注

    關(guān)注

    29

    文章

    1588

    瀏覽量

    8829
收藏 人收藏

    評(píng)論

    相關(guān)推薦
    熱點(diǎn)推薦

    普通運(yùn)放+晶體管實(shí)現(xiàn)100V,4M的信號(hào)輸出能行嗎

    請(qǐng)問普通運(yùn)放+晶體管實(shí)現(xiàn)100V,4M的信號(hào)輸出能行嗎
    發(fā)表于 09-04 06:17

    CC2530與5V供電超聲波測(cè)距,能行嗎

    我想用CC2530與5V供電的超聲波模塊相連來測(cè)距,能行嗎?2530芯片不會(huì)燒掉吧?
    發(fā)表于 03-15 16:46

    在家里自學(xué)單片機(jī)硬件設(shè)計(jì)能行嗎

    本帖最后由 dsl7410 于 2016-9-18 21:00 編輯 沒有工具可以把設(shè)計(jì)好的PCB圖做成實(shí)體的PCB,能行嗎
    發(fā)表于 09-18 20:22

    28069時(shí)鐘內(nèi)部的晶振能行嗎

    在使用到DSP的CAN時(shí),有些文檔提到,最好使用外接精確的晶振,最好不要使用內(nèi)部晶振,在28069上存在這個(gè)問題嗎,如果使用28069的can模塊,內(nèi)部的晶振能行嗎
    發(fā)表于 11-27 14:44

    LH560A“你能行嗎?祝你成功”語言集成電路圖

    LH560A“你能行嗎?祝你成功”語言集成電路圖
    發(fā)表于 03-31 17:06 ?1254次閱讀
    LH560A“你<b class='flag-5'>能行嗎</b>?祝你成功”語言集成電路圖

    verilog_代碼資料

    verilog_代碼資料,非常實(shí)用的代碼示例。
    發(fā)表于 02-18 15:00 ?37次下載

    verilog代碼規(guī)范

    verilog代碼規(guī)范,學(xué)會(huì)寫代碼還不行,我們需要更加的規(guī)范。
    發(fā)表于 03-25 14:43 ?24次下載

    8051 verilog代碼

    8051 verilog代碼分享,有需要的下來看看。
    發(fā)表于 05-24 09:45 ?0次下載

    Verilog 入門的實(shí)例代碼

    Verilog 入門的實(shí)例代碼,有需要的下來看看
    發(fā)表于 05-24 10:03 ?20次下載

    verilog_代碼

    verilog_代碼分享,有需要的朋友下來看看。
    發(fā)表于 05-24 10:03 ?12次下載

    Python國產(chǎn)庫推薦之musicpy:讓你代碼來寫音樂

    你想過代碼來寫音樂嗎?這里給大家介紹一個(gè)國人寫的庫 musicpy,讓你簡(jiǎn)潔的語法通過樂理邏輯寫出優(yōu)美的音樂。 這個(gè)庫可以讓你非常簡(jiǎn)潔
    的頭像 發(fā)表于 12-16 11:26 ?1864次閱讀

    什么樣的Verilog代碼風(fēng)格是好的風(fēng)格?

    代碼是給別人和多年后的自己看的。 關(guān)于Verilog代碼設(shè)計(jì)的一些風(fēng)格和方法之前也寫過一些Verilog有什么奇技淫巧?
    的頭像 發(fā)表于 10-24 15:23 ?1905次閱讀

    如何用AI來寫Verilog代碼

    可能現(xiàn)在它的功能還并不是很完善,但作為工程師,看到這么強(qiáng)大的功能,不禁有些感慨,我們的核心競(jìng)爭(zhēng)力是什么?如果真的有一天,AI可以幫我們寫代碼了,我們?cè)撊プ鍪裁矗?/div>
    的頭像 發(fā)表于 12-09 09:45 ?2491次閱讀

    如何在VScode中用AI補(bǔ)全V/SV代碼呢?

    昨天群里小伙伴說在VScode中用AIverilog效果很好。小編以前編輯代碼都是gvim。抱著學(xué)習(xí)的心態(tài),我在linux下嘗試了下V
    的頭像 發(fā)表于 08-03 10:24 ?4165次閱讀
    如何在VScode中用<b class='flag-5'>AI</b>補(bǔ)全V/SV<b class='flag-5'>代碼</b>呢?

    如何自動(dòng)生成verilog代碼

    介紹幾種自動(dòng)生成verilog代碼的方法。
    的頭像 發(fā)表于 11-05 11:45 ?946次閱讀
    如何自動(dòng)生成<b class='flag-5'>verilog</b><b class='flag-5'>代碼</b>
    主站蜘蛛池模板: 1024手机在线观看视频 | 欧美一区二区三区在线 | 亚洲婷婷综合色高清在线 | 天堂在线最新资源 | 久色99| 欧美成人全部费免网站 | 午夜欧美电影 | 天天操夜夜拍 | 日韩欧美一卡二区 | 亚洲视频第一页 | 天天爱夜夜操 | 四虎在线观看免费视频 | 男男h啪肉np文总受 男男h全肉耽污 | 亚洲欧洲国产精品你懂的 | 国产成人啪午夜精品网站男同 | 夜夜夜夜夜操 | 午夜激情福利 | 四虎.com | 天天躁日日躁狠狠躁中文字幕老牛 | 色播在线永久免费视频网站 | 一级毛片一级毛片一级毛片aa | 综合激情网五月 | 亚洲色图 欧美 | 久久青草精品免费资源站 | 性欧美高清 | 国内一区二区 | 精品国产一区二区三区成人 | 午夜综合| 午夜小视频在线播放 | 手机看片福利视频 | 特级毛片免费视频播放 | 午夜伦理片在线观看 | 日本h视频在线 | 女人被两根一起进3p在线观看 | 在线播放 你懂的 | 成年黄网站免费大全毛片 | 四虎最新紧急更新地址 | 99午夜 | 亚洲人成电影在在线观看网色 | 久久综合偷偷噜噜噜色 | 国产精品臀控福利在线观看 |