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DVB-S2標準協議:流自適應與FEC編碼簡析

FPGA算法工程師 ? 來源:FPGA算法工程師 ? 2023-05-22 09:36 ? 次閱讀

5.2流自適應

流自適應(見圖1和圖4)提供填充以完成定長(Kbch bit)的BBFRAME和加擾。Kbch取決于FEC碼率,如表5所示。當可用于傳輸的用戶數據不足以完全填充BBFRAME時,或者當必須在BBFRAME中分配整數個UP時,可以應用填充。

輸入流應該是一個BBHEADER后面跟著一個DATA FIELD。輸出流應該是一個BBFRAME。

fd73c5a6-f812-11ed-90ce-dac502259ad0.png

圖4:流適配器輸出處的BBFRAME格式

5.2.1 填充

(Kbch-DFL-80)個零bit應附加在DATA字段之后。產生的BBFRAME應具有Kbch位的恒定長度。對于廣播服務應用,DFL = Kbch -80,因此不應用填充。

5.2.2基帶加擾

完整的BBFRAME將被隨機化。隨機化順序應與BBFRAME同步,從MSB開始,以Kbch bit后結束。

加擾序列由圖5的反饋移位寄存器產生。偽隨機二進制序列(PRBS)發生器的多項式應為:

將序列(100101010000000)裝入PRBS寄存器,如圖5所示,應在每個BBFRAME開始時啟動。

fd99cc24-f812-11ed-90ce-dac502259ad0.png

圖5:PRBS編碼器的可能實現

5.3FEC編碼

該子系統應執行外碼(BCH)、內碼(LDPC)和比特交織。由輸入流BBFRAME和輸出流FECFRAME組成。

每個BBFRAME (比特)由FEC編碼子系統處理,生成一個FECFRAME (比特)。系統BCH外碼的奇偶校驗位(BCHFEC)應附加在BBFRAME字段之后,內部LDPC編碼器的奇偶校驗位(LDPCFEC)應附加在BCHFEC字段之后,如圖6所示。

fdb6ebc4-f812-11ed-90ce-dac502259ad0.png

圖6:比特交織前的數據格式(常規FECFRAME的nldpc = 64 800 bit,短FECFRAME的nldpc = 16 200 bit)

表5a給出了常規FECFRAME (= 64 800 bits)的FEC編碼參數,表5b給出了短FECFRAME (= 16 200 bits)的FEC編碼參數。

表5a:編碼參數(常規FECFRAME nldpc = 64800)

fdd6c606-f812-11ed-90ce-dac502259ad0.png

表5b:編碼參數(短FECFRAME nldpc = 16 200)

fe1e9dc8-f812-11ed-90ce-dac502259ad0.png

5.3.1 外碼(BCH)

每個BBFRAME(Kbch)應應用t個糾錯的 BCH (Nbch, Kbch)碼以生成錯誤保護包。nldpc = 64 800的BCH代碼參數見表5a, nldpc = 16 200的BCH代碼參數見表5b。

t個糾錯BCH編碼器的生成器多項式由表6a中nldpc = 64 800和表5b中nldpc = 16200的第一個t多項式相乘得到。

表6a: BCH多項式(對于常規FECFRAMEnldpc = 64 800)

fe4d7d6e-f812-11ed-90ce-dac502259ad0.png

表6b: BCH多項式(對于短FECFRAME nldpc = 16 200)

fe8c2c1c-f812-11ed-90ce-dac502259ad0.png

fed77780-f812-11ed-90ce-dac502259ad0.png

5.3.2 內碼(LDPC)

fef79524-f812-11ed-90ce-dac502259ad0.png

5.3.2.1 常規FECFRAME的內碼

ff2036be-f812-11ed-90ce-dac502259ad0.png

ff46ba8c-f812-11ed-90ce-dac502259ad0.png

ff647072-f812-11ed-90ce-dac502259ad0.png

ff9cbcca-f812-11ed-90ce-dac502259ad0.png

以類似的方式,對于每一組360個新信息比特,從表B.1到B.11中的新行用于查找校驗位累加器的地址。

用完所有信息比特后,得到最終校驗位如下:

ffccba88-f812-11ed-90ce-dac502259ad0.png

表7a:正常幀的q值

fffe831a-f812-11ed-90ce-dac502259ad0.png

001d1fbe-f813-11ed-90ce-dac502259ad0.png

5.3.2.2 短FECFRAME的內碼

00304986-f813-11ed-90ce-dac502259ad0.png

5.3.3 比特交織(僅適用于8PSK, 16APSK和32APSK)

對于8PSK、16APSK和32APSK調制格式,LDPC編碼器的輸出應使用塊交織器進行位交織。數據按列順序寫入交織器,按行順序讀出(首先讀出BBHEADER的MSB,但在8PSK速率3/5的情況下,BBHEADER的MSB在第三讀出),如圖7和圖8所示。

每個調制格式的塊交織器的配置如表8所示。

表8:位交織器結構

00716bfa-f813-11ed-90ce-dac502259ad0.png

009e9314-f813-11ed-90ce-dac502259ad0.png

圖7:8PSK和正常FECFRAME長度的比特交織方案(除3/5外的所有速率)

00d617ee-f813-11ed-90ce-dac502259ad0.png

圖8:8PSK和正常FECFRAME長度的比特交織方案(速率僅為3/5)





審核編輯:劉清

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原文標題:DVB-S2標準協議:流自適應與FEC編碼

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