數(shù)據(jù)路徑和時(shí)鐘路徑

reg2reg路徑約束的對(duì)象是源寄存器（時(shí)序路徑的起點(diǎn)）和目的寄存器（時(shí)序路徑的終點(diǎn)）都在FPGA內(nèi)部的路徑。如圖1所示，F(xiàn)PGA內(nèi)部圈起來的部分是從一個(gè)寄存器到另一個(gè)寄存器的數(shù)據(jù)路徑，他們共用一個(gè)時(shí)鐘（當(dāng)然也有不共用一個(gè)時(shí)鐘的reg2reg路徑，這種路徑的分析會(huì)復(fù)雜一些，本節(jié)我們只探討同時(shí)鐘源的時(shí)序路徑）。

對(duì)于reg2reg路徑，我們只要告訴FPGA的編譯工具它們的時(shí)鐘頻率（或時(shí)鐘周期），那么時(shí)序設(shè)計(jì)工具通常就“心領(lǐng)神會(huì)”的將時(shí)鐘周期、建立時(shí)間和保持時(shí)間等相關(guān)參數(shù)代入特定的公式后，計(jì)算出這條reg2reg的路徑允許的延時(shí)范圍，并以此為目標(biāo)進(jìn)行布局布線。

圖1 reg2reg路徑模型

如圖2所示，reg2reg模型中的數(shù)據(jù)路徑（datapath）和時(shí)鐘路徑（clock path）清晰明了。所謂數(shù)據(jù)路徑，就是數(shù)據(jù)在整個(gè)傳輸起點(diǎn)到傳輸終點(diǎn)所經(jīng)過的路徑；所謂時(shí)鐘路徑，則是指時(shí)鐘從源端到達(dá)源寄存器和目的寄存器的路徑。相比于數(shù)據(jù)路徑的“華山一條路”，時(shí)鐘路徑通常由時(shí)鐘源到源寄存器和時(shí)鐘源到目的寄存器兩條路徑組成。

圖2 reg2reg的數(shù)據(jù)路徑和時(shí)鐘路徑

數(shù)據(jù)到達(dá)路徑和數(shù)據(jù)需求路徑

如圖3所示，為了便于后續(xù)的時(shí)序余量分析和計(jì)算，我們提出了數(shù)據(jù)到達(dá)路徑（data arrival path）和數(shù)據(jù)需求路徑（data required path）的概念。數(shù)據(jù)到達(dá)路徑，是指數(shù)據(jù)在兩個(gè)寄存器間傳輸?shù)膶?shí)際路徑，由此路徑可以算出數(shù)據(jù)在兩個(gè)寄存器間傳輸?shù)膶?shí)際時(shí)間；數(shù)據(jù)需求路徑，則是指為了確保穩(wěn)定、可靠且有效的傳輸（即滿足相應(yīng)的建立時(shí)間和保持時(shí)間要求），數(shù)據(jù)在兩個(gè)寄存器間傳輸?shù)睦碚撍钑r(shí)間的計(jì)算路徑。

從圖2.11的示意可以看到，兩條路徑的傳輸起點(diǎn)都是時(shí)鐘源，傳輸終點(diǎn)都是目標(biāo)寄存器。數(shù)據(jù)到達(dá)路徑包括了數(shù)據(jù)路徑和一條時(shí)鐘路徑（時(shí)鐘源到源寄存器），這兩條路徑的總延時(shí)就是數(shù)據(jù)到達(dá)時(shí)間。而數(shù)據(jù)需求路徑則只有一條從時(shí)鐘源到目的寄存器的時(shí)鐘路徑，在進(jìn)行數(shù)據(jù)需求時(shí)間計(jì)算時(shí)，應(yīng)結(jié)合寄存器的建立時(shí)間和保持時(shí)間進(jìn)行計(jì)算。

圖3 reg2reg的數(shù)據(jù)到達(dá)路徑和數(shù)據(jù)需求路徑