數字系統往往是由多個觸發器所組成，這時常常需要各個觸發器按照一定的節拍同步動作，因此必須給電路加上一個統一的控制信號。這個統一的控制信號叫做時鐘脈沖，簡稱CP。同步觸發器又稱鐘控觸發器，即時鐘控制的電平觸發器。

D 觸發器：D鎖存器和維持-阻塞D觸發器

在CP=1期間，輸出變化多于一次的現象，稱為“空翻”。D鎖存器的“空翻”現象，如何保證不出現“空翻”？

邊沿觸發器概念：

為了提高觸發器的可靠性，增加抗干擾能力，希望觸發器的次態僅取決于CP信號上升沿或者下降沿到達時刻輸入信號的值。為此，研制了邊沿型觸發器。包括：維持-阻塞正邊沿D觸發器和利用CMOS傳輸門的主從型D觸發器。

特性方程：

功能表

邏輯符號：

由鐘控RS觸發器與利用反饋構成的維持－阻塞電路組成：

D觸發器設計：

LIBRARY ieee;

USE ieee.std_logic_1164.all;

ENTITY dflipflop IS

PORT (D,C : IN STD_LOGIC;

Q : OUT STD_LOGIC);

END dflipflop;

ARCHITECTURE Behavior OF dflipflop IS

BEGIN

PROCESS( C )

BEGIN

IF C'EVENT AND C='1' THEN

Q<=D;

END IF;

END PROCESS;

END Behavior;

使用Verilog HDL語言實現D觸發器（帶R、S端）

//門級

module cfq(s,r,d,clk,q,qbar);

input s,r,d,clk;

output q,qbar;

wire na1,na2,na3,na4;

nand

nand1(na1,s,na4,na2),

nand2(na2,r,na1,clk),

nand3(na3,na2,clk,na4),

nand4(na4,na3,r,d),

nand5(q,s,na2,qbar),

nand6(qbar,q,r,na3);

endmodule

或

//行為級

module dff_rs_async(clk,r,s,d,q);

input clk,r,s,d;

output q;

reg q;

always@(posedgeclk or posedge r or posedge s)

begin

if(r) q<=1'b0;

else if(s) q<=1'b1;

else q<=d;

end

endmodule