數(shù)電基礎(chǔ)

狀態(tài)機(jī)的基礎(chǔ)知識(shí)依然強(qiáng)烈推薦mooc上華科的數(shù)字電路與邏輯設(shè)計(jì)，yyds！但是數(shù)電基礎(chǔ)一定要和實(shí)際應(yīng)用結(jié)合起來，理論才能發(fā)揮真正的價(jià)值。我們知道FPGA是并行執(zhí)行的，如果我們想要處理具有前后順序的事件就需要引入狀態(tài)機(jī)。

狀態(tài)機(jī)有同步和異步之分，同步是指狀態(tài)機(jī)的狀態(tài)跳轉(zhuǎn)是在時(shí)鐘的作用下進(jìn)行的，異步是指狀態(tài)跳轉(zhuǎn)不是由統(tǒng)一的時(shí)鐘控制。同步有限狀態(tài)機(jī)分為Moore型和 Mealy型 ，Moore型的輸出只與當(dāng)前狀態(tài)有關(guān)，而Mealy型的輸出與當(dāng)前狀態(tài)和輸入有關(guān)。

每一個(gè)狀態(tài)都代表一個(gè)事件，從初始狀態(tài)出發(fā)，不同的輸入可能引發(fā)不同的下一個(gè)狀態(tài)，并獲得不同的輸出（輸出不是必須的，但一定有輸入）。

設(shè)計(jì)規(guī)劃

我們的目標(biāo)是用狀態(tài)機(jī)實(shí)現(xiàn)一個(gè)簡單的可樂販賣機(jī)系統(tǒng)。具體功能是：可樂機(jī)每次只能投入1枚1元硬幣，且每瓶可樂賣3元錢，即投入3個(gè)硬幣就可以讓可樂機(jī)出可樂，如果投幣不夠3元想放棄投幣需要按復(fù)位鍵，否則之前投入的錢不能退回。

Moore型用狀態(tài)圖來表示：

初始狀態(tài)是IDLE，如果輸入0枚跳轉(zhuǎn)到自身狀態(tài)，輸入1枚跳轉(zhuǎn)到ONE狀態(tài)，跳轉(zhuǎn)到TWO狀態(tài)也是同理，再輸入0枚跳轉(zhuǎn)到自身狀態(tài)，輸入1枚跳轉(zhuǎn)到初始狀態(tài)并輸出1表示可樂售賣成功，其間任意狀態(tài)復(fù)位有效都要回到初始狀態(tài)并退錢。

Mealy型用狀態(tài)圖來表示：

有四種狀態(tài)，到TWO狀態(tài)都與前面一致，TWO狀態(tài)時(shí)投1枚跳轉(zhuǎn)到THREE狀態(tài)，THREE狀態(tài)如果輸入0枚就售出可樂且跳轉(zhuǎn)到初始狀態(tài)，輸入1枚就售出可樂且跳轉(zhuǎn)到ONE狀態(tài)。

編寫代碼

module simple_fsm
(
input wire sys_clk , 
input wire sys_rst_n , 
input wire pi_money , 
output reg po_cola 
);


 //parameter define
 parameter IDLE = 3'b001;
 parameter ONE = 3'b010;
 parameter TWO = 3'b100;


 //reg define
 reg [2:0] state ;


 //第一段狀態(tài)機(jī)，描述當(dāng)前狀態(tài)state如何根據(jù)輸入跳轉(zhuǎn)到下一狀態(tài)
 always@(posedge sys_clk or negedge sys_rst_n)
 if(sys_rst_n == 1'b0)
 state <= IDLE; //任何情況下只要按復(fù)位就回到初始狀態(tài)
 else case(state)
 IDLE : if(pi_money == 1'b1) //判斷輸入情況
 state <= ONE;
 else
 state <= IDLE;


 ONE : if(pi_money == 1'b1)
 state <= TWO;
 else
 state <= ONE;


 TWO : if(pi_money == 1'b1)
 state <= IDLE;
 else
 state <= TWO;
 
 default: state <= IDLE;
 endcase


 //第二段狀態(tài)機(jī)，描述當(dāng)前狀態(tài)state和輸入pi_money如何影響po_cola輸出
 always@(posedge sys_clk or negedge sys_rst_n)
 if(sys_rst_n == 1'b0)
 po_cola <= 1'b0;
 else if((state == TWO) && (pi_money == 1'b1))
 po_cola <= 1'b1;
 else
 po_cola <= 1'b0;


 endmodule

輸入輸出定義

參數(shù)定義：狀態(tài)要用參數(shù)來表示，為了區(qū)分不同的狀態(tài)，我們需要給 狀態(tài)編碼 ，這里使用了獨(dú)熱碼，只有一位為1其余位為0。事實(shí)上這里使用二進(jìn)制或格雷碼也可以表示。二進(jìn)制編碼使用2位位寬就可以表示4種狀態(tài)（有一種狀態(tài)未使用）。使用獨(dú)熱碼的原因是：獨(dú)熱碼每個(gè)狀態(tài)只有1bit是不同的，所以在執(zhí)行（state == TWO）這條語句時(shí)，綜合器會(huì)識(shí)別出這是一個(gè)比較器，而因?yàn)橹挥?比特為1，所以綜合器會(huì)進(jìn)行智能優(yōu)化為（state[2] == 1’ b1），這就相當(dāng)于把之前3比特的比較器變?yōu)榱?比特的比較器，大大節(jié)省了組合邏輯資源。而我們FPGA中組合邏輯資源相對(duì)較少，而寄存器資源較多，所以犧牲寄存器資源來節(jié)省組合邏輯資源。狀態(tài)很多時(shí)可以采用格雷碼進(jìn)行編碼，位數(shù)少，且相鄰狀態(tài)轉(zhuǎn)換時(shí)只有一位發(fā)生變化，相當(dāng)于二進(jìn)制和獨(dú)熱碼的折衷處理。

采用新兩段式，第一段用于定義狀態(tài)跳轉(zhuǎn)，第二段定義輸出。這種新的寫法現(xiàn)在在不同綜合器中都可以被識(shí)別出來，既消除了組合邏輯可能產(chǎn)生的毛刺，又減小了代碼量，僅僅根據(jù)狀態(tài)轉(zhuǎn)移圖就能實(shí)現(xiàn)。如果有多個(gè)輸出時(shí)第二段狀態(tài)機(jī)就可以分為多個(gè)always塊來表達(dá)，但理論上仍屬于新二段狀態(tài)機(jī)，所以幾段式狀態(tài)機(jī)并不是由always塊的數(shù)量簡單決定的）。

定義狀態(tài)跳轉(zhuǎn) ：狀態(tài)變化的條件是時(shí)鐘上升沿和復(fù)位。首先復(fù)位時(shí)，狀態(tài)恢復(fù)到初始狀態(tài)。沒有復(fù)位時(shí)，需要定義每個(gè)狀態(tài)的跳轉(zhuǎn)。這里采用了case語句，復(fù)習(xí)一下：case語句檢查表達(dá)式與列表中其他表達(dá)式是否匹配并對(duì)應(yīng)分支。這里是檢查state與IDLE,ONE,TWO匹配，當(dāng)處于三種狀態(tài)時(shí)，都有pi_money=0或1兩種情況，按照之前討論的跳轉(zhuǎn)狀態(tài)去設(shè)置。注意case語句如果不加default可能出現(xiàn)latch。

定義輸出 ：復(fù)位有效時(shí)，輸出為0；只有一種情況輸出為1，就是有足夠買到可樂的錢時(shí)，也就是狀態(tài)為TWO且投入1塊錢；其他時(shí)候輸出為0。

編寫testbench

`timescale 1ns/1ns
module tb_simple_fsm();
//reg define
reg sys_clk ;
reg sys_rst_n ;
reg pi_money ;


//wire define
wire po_cola;


 initial begin
 sys_clk = 1'b1;
 sys_rst_n <= 1'b0;
 #20
 sys_rst_n <= 1'b1;
 end


 //sys_clk:模擬系統(tǒng)時(shí)鐘，每10ns電平翻轉(zhuǎn)一次，周期為20ns，頻率為50MHz
 always #10 sys_clk = ~sys_clk;


 //pi_money:產(chǎn)生輸入隨機(jī)數(shù)，模擬投幣1元的情況
 always@(posedge sys_clk or negedge sys_rst_n)
 if(sys_rst_n == 1'b0)
 pi_money <= 1'b0;
 else
 pi_money <= {$random} % 2; //取模求余數(shù)，產(chǎn)生非負(fù)隨機(jī)數(shù)0、1


 //將RTL模塊中的內(nèi)部信號(hào)引入到Testbench模塊中進(jìn)行觀察
 wire [2:0] state = simple_fsm_inst.state;


 initial begin
 $timeformat(-9, 0, "ns", 6);
 $monitor("@time %t: pi_money=%b state=%b po_cola=%b",
 $time, pi_money, state, po_cola);
 end


 //------------------------simple_fsm_inst------------------------
 simple_fsm simple_fsm_inst(
 .sys_clk (sys_clk ), 
 .sys_rst_n (sys_rst_n ), 
 .pi_money (pi_money ),
 .po_cola (po_cola ) 
 );


 endmodule

輸入輸出定義、初始化、時(shí)鐘產(chǎn)生、隨機(jī)數(shù)產(chǎn)生、打印結(jié)果、實(shí)例化都是我們非常熟悉的內(nèi)容了。需要補(bǔ)充說明的是第29行，重新定義了一個(gè)state（名稱盡量與rtl中一致），將實(shí)例化模塊中的state與其等效，這樣就可以在transcript中打印并觀察到。因?yàn)閠ranscript中觀察到打印信息只能是RTL的端口信號(hào)，而state是內(nèi)部信號(hào)（端口信號(hào)是輸入輸出時(shí)鐘復(fù)位，中間信號(hào)是內(nèi)部信號(hào)）。

對(duì)比波形

狀態(tài)跳轉(zhuǎn)與預(yù)期一致

應(yīng)用拓展

前面的可樂販賣機(jī)只能投1元的，我們來看看投0.5元的狀態(tài)機(jī)：可樂定價(jià)為2.5元一瓶，可投入0.5元、1元硬幣，投幣不夠2.5元需要按復(fù)位鍵退回錢款，投幣超過2.5元需找零。

看似很復(fù)雜，實(shí)際只是變成兩種輸入，三種輸出，五種狀態(tài)。輸入有0.5，1元；輸出有不找零不出可樂，不找零出可樂，找零并出可樂；狀態(tài)有0，0.5，1，1.5，2，到2塊之后輸入0.5就到0的狀態(tài)并出可樂，輸入1就到0的狀態(tài)出可樂并找零。