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RK3588 從原理圖遷移同步到 PCB 的關(guān)鍵操作及技巧

深圳(耀創(chuàng))電子科技有限公司 ? 2023-08-14 10:00 ? 次閱讀
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直播問(wèn)答整理如下,供大家參考。


現(xiàn)場(chǎng)來(lái)不及提問(wèn)、或錯(cuò)過(guò)直播的觀眾可以在后臺(tái)留言提問(wèn),我們會(huì)轉(zhuǎn)給相關(guān)技術(shù)人員進(jìn)行解答。

也歡迎大家就培訓(xùn)本身的改進(jìn)意見(jiàn)給我們留言,我們會(huì)根據(jù)大家的反饋調(diào)整今后的培訓(xùn)計(jì)劃。

Q

PCB中如何控制阻抗,阻抗的控制和哪些因素相關(guān)?

答:

PCB 布局和層堆疊:阻抗受到 PCB 布局和層堆疊的影響。例如,信號(hào)線與地平面之間的距離、信號(hào)線周?chē)囊_和銅填充等都會(huì)影響阻抗。因此,在進(jìn)行 PCB 布局時(shí),需要考慮這些因素來(lái)控制阻抗。

傳輸線特性阻抗:阻抗與傳輸線的特性參數(shù)有關(guān),如傳輸線的寬度、間距、高度、介電常數(shù)等。根據(jù)所使用的 PCB 材料和設(shè)計(jì)要求,可以使用 Allegro 軟件提供的工具來(lái)計(jì)算和設(shè)置傳輸線的特性阻抗。

差分線和匹配阻抗:對(duì)于差分信號(hào)線,需要保持差分阻抗的匹配,以確保信號(hào)的平衡和抑制共模噪聲。在 Allegro 軟件中,可以使用差分線約束來(lái)設(shè)置差分阻抗的要求。

Q

Allegro X 和 Allegro 17.4、Allegro 22.1 的區(qū)別?

答:Allegro X 是新一代的 Allegro PCB 設(shè)計(jì)軟件,是集合了前端、后端設(shè)計(jì),庫(kù)、數(shù)據(jù)管理、EE 分析等為一體的綜合性平臺(tái)(PCB Deisgner、System Capture、Pulse、PCB Librarian、Design Workbench...)。

而 Allegro 17.4 只是 Allegro 軟件的一個(gè)版本號(hào)。目前的版本已經(jīng)更新到 22.1。

Allegro X 是在 22.1 版本下發(fā)布的,因此對(duì)比 17.4 版本,除了提供整合的平臺(tái)之外,更提供了更多高效、進(jìn)階的功能,例如 Convert、In-Design Analysis、Void spacing control 等。

如果要了解詳細(xì)特性,請(qǐng)聯(lián)系我們:spb_china@cadence.com。

Q

在 Allegro 軟件中,如何針對(duì) DDR4 的設(shè)計(jì)進(jìn)行規(guī)則設(shè)置以及如何使用規(guī)則約束布線?

答:首先,打開(kāi) Allegro 軟件并加載 DDR4 設(shè)計(jì)文件:

在菜單欄中選擇 Constraints -> Physical -> Constraint Manager,打開(kāi)規(guī)則管理器件,創(chuàng)建約束規(guī)則。對(duì)于DDR4 設(shè)計(jì),一些常見(jiàn)的約束規(guī)則包括時(shí)序規(guī)則、布局規(guī)則和信號(hào)完整性規(guī)則。

時(shí)序規(guī)則:在 “Timing” 選項(xiàng)卡下,可以設(shè)置時(shí)鐘和數(shù)據(jù)信號(hào)的時(shí)序規(guī)則,如時(shí)鐘頻率、時(shí)鐘延遲、數(shù)據(jù)傳輸時(shí)序等

布局規(guī)則:在 “Placement” 選項(xiàng)卡下,可以設(shè)置DDR4芯片的布局規(guī)則,如芯片位置、引腳分配等

信號(hào)完整性規(guī)則:在 "Signal Integrity“ 選項(xiàng)卡下,可以設(shè)置信號(hào)的電氣特性規(guī)則,如信號(hào)幅度、傳輸線特性阻抗等。

根據(jù) DDR4 的規(guī)格和設(shè)計(jì)要求,逐個(gè)設(shè)置所需的約束規(guī)則。可以通過(guò)點(diǎn)擊"Add"按鈕來(lái)添加新的約束規(guī)則,并根據(jù)需要進(jìn)行設(shè)置。

在設(shè)置約束規(guī)則時(shí),可以使用Allegro提供的約束模板或自定義約束,具體根據(jù) DDR4 的規(guī)格和設(shè)計(jì)要求來(lái)決定。

完成約束規(guī)則的設(shè)置后,可以對(duì)設(shè)計(jì)進(jìn)行布線規(guī)則。在布線過(guò)程中,Allegro 會(huì)根據(jù)設(shè)置的約束規(guī)則進(jìn)行布線,確保設(shè)計(jì)滿(mǎn)足約束要求。

需要注意的是,DDR4 設(shè)計(jì)的約束規(guī)則設(shè)置需要根據(jù)具體的設(shè)計(jì)要求和 DDR4 的規(guī)格來(lái)確定,建議參考DDR4 產(chǎn)品手冊(cè)和 Allegro 軟件的相關(guān)文檔來(lái)了解更多詳細(xì)信息和操作步驟。

Q

如何在 Allegro 軟件中對(duì)阻抗進(jìn)行設(shè)置?

答:打開(kāi) Allegro 軟件并加載 PCB 設(shè)計(jì)文件:

在菜單欄中選擇 Constraints -> Physical -> Constraint Manager,打開(kāi)規(guī)則管理器。

在規(guī)則管理器中,選擇 “Signal Integrity“ 選項(xiàng)卡。在該選項(xiàng)卡下,可以設(shè)置信號(hào)的電氣特性規(guī)則,包括阻抗。

點(diǎn)擊“Add”按鈕,添加新的信號(hào)規(guī)則。在彈出的對(duì)話框中,選擇"Net",然后選擇要設(shè)置阻抗的信號(hào)線。

在規(guī)則設(shè)置中,可以指定信號(hào)線的阻抗規(guī)格。可以選擇固定阻抗值,也可以選擇通過(guò)定義傳輸線參數(shù)來(lái)計(jì)算阻抗。

完成阻抗設(shè)置后,可以進(jìn)行布線和仿真,Allegro 會(huì)根據(jù)設(shè)置的阻抗規(guī)則來(lái)布線并進(jìn)行信號(hào)完整性分析。

需要注意的是,阻抗的設(shè)置需要根據(jù)具體的設(shè)計(jì)要求和所使用的 PCB 材料來(lái)確定,建議參考 PCB 材料的規(guī)格和 Allegro 軟件的相關(guān)文檔來(lái)了解更多詳細(xì)信息和操作步驟。

Q

一份原理圖下如果有多份 .dsn 文件,如何分別導(dǎo)出網(wǎng)表?

答:打開(kāi)原理圖設(shè)計(jì)工程,在 OrCAD Capture 中選擇要導(dǎo)出網(wǎng)表的 .dsn 文件:


在菜單欄中選擇 Tools -> Create Netlist。

在 "Output Options" 部分,選擇 "Create a new netlist file",然后為每個(gè).dsn文件指定不同的導(dǎo)出網(wǎng)表文件名和路徑。

在 "Output File" 部分,點(diǎn)擊 "Browse" 按鈕選擇導(dǎo)出網(wǎng)表的文件名和路徑。

點(diǎn)擊 "OK" 開(kāi)始導(dǎo)出網(wǎng)表。重復(fù)以上步驟為每個(gè).dsn文件進(jìn)行網(wǎng)表導(dǎo)出。

通過(guò)以上步驟,可以為每個(gè).dsn文件分別導(dǎo)出網(wǎng)表,確保每個(gè)文件都有對(duì)應(yīng)的網(wǎng)表文件。請(qǐng)注意,確保每個(gè).dsn文件在導(dǎo)出網(wǎng)表時(shí)都使用不同的文件名和路徑,以避免混淆或覆蓋。

聲明:本文內(nèi)容及配圖由入駐作者撰寫(xiě)或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
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