在進(jìn)行數(shù)字電路后仿真時，經(jīng)常會遇到很多時序為例，通常這些違例都是由網(wǎng)表中大量的時序檢查報出的。這些常見的時序檢查系統(tǒng)任務(wù)如下表所示：

因為在仿真的過程中，有些報出的違例我們是不關(guān)心的，這些信息的大量出現(xiàn)可能會淹沒我們真正需要觀測的信息，為此需要在仿真時講這些冗余的信息屏蔽掉。針對大家經(jīng)常使用的NCSIM、VCS和ModelSim（QuestaSim），下文將說明如何在這兩種EDA工具中屏蔽冗余的違例信息。

1 NCSIM

屏蔽使用的命令格式：

% irun-tfile myfile.tfile[other_options] source_files

上述命令中myfile.tfile中包含屏蔽信息，其中主要內(nèi)容如下表：

【示例】*.tfile中內(nèi)容格式

PATH top.foo -tcheck // 屏蔽所有關(guān)于foo的時序檢查

PATH top.foo$setup $hold-tcheck // 屏蔽所有關(guān)于foo的setup和hold時序檢查

PATH :SOC.lcsoc.syn_reg$setup-tcheck // 屏蔽:SOC.lcsoc.syn_reg的setup檢查

注意：如果要屏蔽其他檢查，只需將示例中的$setup或者$hold換成SystemTimingTask中的任何一個即可。

2 VCS

命令格式如下：

tcheck <-msg | -xgen> [-disable | -enable] [-r]

tcheck -query instance | port

上述命令使用時需要注意以下幾點：

1>在simv的option中，即 % ./simv -ucli run.tcl，其中run.tcl中增加需要屏蔽的信號，將tcheck中的內(nèi)容增加的run.tcl中；

2>該命令僅對Verilog/SystemVerilog使用；

3>該命令使用時，待檢測的源代碼必須包括時序檢查系統(tǒng)任務(wù)，否則將會產(chǎn)生warning信息；

上述命令格式中使用的相關(guān)參數(shù)的說明如下表所示。

【示例】（可以通過-ucli do.tcl直接添加到simv中）

tcheck {top_tb.C40010001} WIDTH -msg -disable

#對top_tb.C40010001不進(jìn)行WIDTH時序檢查，即屏蔽掉top_tb.C40010001的WIDTH檢查

tcheck {top_tb.C40010001} -query

#顯示對top_tb.C40010001的時序檢查信息

3 ModelSim（QuestaSim）

命令格式如下：

tcheck_set[-quiet] [{-m | -n}] [-r [-v]] [ | ]

上述命令格式中使用的相關(guān)參數(shù)的說明如下表所示。

【示例】

tcheck_set top_tb.u1.u2 “(WIDTH (negedge clk))”O(jiān)FF

#示例中，top_tb.u1.u2下的(WIDTH (negedge clk))檢查產(chǎn)生的所有信息都將被屏蔽掉。如果對于示例中時序檢查表達(dá)式的寫法不了解，可以使用“tcheck_statustop_tb.u1.u2”來查看top_tb.u1.u2下所有的時序檢查表達(dá)式，具體應(yīng)用如下所示：

% tcheck_status top_tb.u1.u2

% #0 (WIDTH (negedge clk)) MsgOn XOn

% #1 (WIDTH (posedge clk)) MsgOn XOn

% #2 (SETUP (negedge d)(posedge clk)) MsgOn XOFF

% #3 (HOLD (posedge clk)(negedge d)) MsgOn XOFF

最后在使用上述EDA工具時，因為不同的工具提供的路徑不同，在具體使用時，一定要使用對應(yīng)的工具獲得該工具可識別的路徑信息。

審核編輯：湯梓紅