16.1

容性終端的反射

所有實際接收器都有門輸入電容，一般約為2pF。此外，接收器的封裝信號引腳與返回路徑之間還會有約1pF的電容。這樣，如果傳輸線末端排列著3個存儲器件，則負載可能為10pF左右。

當信號沿傳輸線到達末端的理想電容器時，決定反射系數的瞬時阻抗將隨時間的變化而變化。

如果信號上升邊小于電容器的充電時間常數，那么最初電容器上的電壓將迅速上升，這時阻抗很小。隨著電容器充電，電容器上的電壓變化率dV/dt緩慢下降，這時電容器阻抗將明顯增大。如果時間足夠長，電容器充電達到飽和，電容器就相當于斷路。

這意味著反射系數隨時間的變化而變化。反射信號將先下跌再上升到開路狀態時的情形。這個精確波形是由傳輸線特性阻抗Z_0、電容器的電容量和信號上升邊決定的。下圖給出了電容器容量分別為0pF、2pF、5pF和10pF時，仿真得到的反射信號和傳輸信號波形。

傳輸電壓模式的長期效果就像通過電阻器向電容器充電。電容器對信號上升邊進行濾波，對接收端信號而言，它就相當于一個“時延累加器”。它與RC電路的充電方式非常相似，電容器上的電壓隨時間呈指數增長。根據這一關系，可以估計出新的信號上升邊升至幅度中間值的時延增加量，即時延累加。這里的時間常數為 τ_e=RC 。

這個時間常數是電壓上升到電壓終值的1/e或37%所需的時間。10%-90%上升邊與RC時間常數的關系為 **τ_10%?90%=2.2τ_e=2.2RC** 。

在有容性負載的傳輸線末端，電壓的變化形式就像RC在充電。其中C是負載的電容量，R是傳輸線特性阻抗Z_0。傳輸信號的10%-90%上升邊主要由RC充電電路決定，約為 τ_10%?90%=2.2Z_0C 。

如果傳輸線的特性阻抗為50Ω，電容量為10pF，則10%-90%充電時間是 2.2×50×10=1.1ns 。如果信號的初始上升邊比充電時間1.1ns短，則傳輸線末端的容性負載引起的時延將占主導地位，并決定接收端的上升邊。如果信號的初始上升邊大于10%-90%充電時間，那么末端的電容器將使信號上升邊累加上約等于10%-90%RC上升邊的時延。

電容量為2pF且特性阻抗為50Ω時，10%-90%RC上升邊約為 2.2×50×2=0.2ns 。當初始上升邊為1ns時，這個添加的0.2ns時延幾乎無法辨認，顯得不太重要。但當初始上升邊為0.1ns時，0.2ns的RC時延就是一個重要的累加值了。當驅動遠端的多個負載組合時，在所有時序分析中加入RC時延累加值就變得非常重要了。

16.2

走線中途容性負載的反射

測試焊盤、過孔、封裝引線或連接到互連中途的短樁線，都起著集總電容器的作用。下圖給出了線條上接入電容器時的反射電壓和傳輸電壓。起初，電容器形成的阻抗很低，反射到源端的信號幅度有輕微下降。所以，如果在靠近線條的前端處有接收器，這種下滑使信號邊沿變成非單調的，就可能會產生問題。

對于遠端而言，第一次經過電容器的傳輸信號并沒有受到太大影響。但當信號在末端發生反射后，它將向源端方向返回。當它再次到達電容器時，帶負值符號的部分信號將反射回遠端。這些反射回接收端的信號為負電壓，使接收端信號下降形成下沖。

傳輸線中的理想電容器的影響由信號上升邊和電容量決定。電容量越大，電容器阻抗就越小，負反射電壓就越大，從而接收端的下沖也就越大。同理，上升邊越短促，電容器阻抗就越小，下沖也就越大。

上升邊與電容量比值的單位是Ω，它就是時域中電容器的阻抗，即：

若信號是線性上升邊，而且其上升邊是RT，則dV/dt等于V/RT，所以電容器阻抗為：

其中，Z_cap表示電容器阻抗(單位為Ω)，C表示突變處的電容量(單位為nF)，RT表示信號上升邊(單位為ns)。

在信號上升過程中，信號路徑與返回路徑之間的電容器就是一個并聯阻抗Z_cap。這個跨接在傳輸線上的并聯阻抗引起了反射，如下圖所示。為了避免該阻抗造成嚴重的問題，希望該阻抗能大于傳輸線的阻抗。可以簡單地把這一條件理解為 Z_cap>5Z_0 。這樣，對電容器和上升邊的要求可以用下式表示： C_max 。其中，Z_cap表示信號上升過程中電容器的阻抗(單位為Ω)，Z_0表示傳輸線的特性阻抗(單位為Ω)，RT表示信號上升邊(單位為ns)，C_max表示反射噪聲不出問題時可容許的最大電容量(單位為nF)。

如果特性阻抗是50Ω，則所容許的最大電容量為： C_max 其中，RT表示信號上升邊(單位為ns)，C_max表示反射噪聲不產生問題時可容許的最大電容量(單位為pF)。

經驗法則 ：為了避免容性突變造成過量的下沖噪聲，應使電容量的pF值低于信號上升邊ns值的4倍。

如果上升邊是1ns，則最大可容許的電容量為4pF。如果上升邊為0.25ns，則不會造成下沖問題的最大可容許電容量為 0.25×4=1pF 。同理，如果容性突變為2pF，那么不影響信號質量的最短上升邊為 2/4=0.5ns 。

這一粗略的約束條件表明，如果系統上升邊為1ns，則不會影響信號質量的容性突變約為4pF。同理，如果空連接器的電容量為2pF，上升邊就需要大于0.5ns。這種情況下，如果上升邊是0.2ns，就會產生問題。因此，在制作硬件前進行性能仿真是非常關鍵的。此時，需要尋找其他替代連接器或者更好的設計。

16.3

中途容性時延累加

****中途容性負載產生的第一位的影響就是接收端的下沖噪聲。第二位的更復雜的影響則是遠端信號的接收時間被延遲。電容器與傳輸線的組合就像一個RC濾波器，所以傳輸信號的10%~90%上升邊將增加，信號越過電壓閾值50%時間也將推后。傳輸信號的10%~90%上升邊約為 **RT_10%~90%=2.2×RC=2.2×1/2Z_0C=Z_0C** ，50%的時延累加量稱為 **時延累加** ，約為 **?T** **_D=RC=1/2Z_0C** 。其中，RT_10%~90%表示信號上升邊的10%~90%（單位為ns)，?T_D表示通過電壓閾值50%時延累加(單位為ns)，Z_0表示傳輸線的特性阻抗(單位為Ω)，C表示容性突變(單位為nF)，R為1/2Z_0。****

公式中的系數1/2是因為傳輸線的前一半使電容器充電，而后一半則使電容器放電，所以給電容器充電的有效阻抗實際上是特性阻抗的1/2。

例如，50Ω傳輸線中途的2pF容性突變，使傳輸信號的10%~90%上升邊約增加 50×2=100ps 。50%閾值的時延累加約為 0.5×50×2=50ps 。下圖給出了對于3個不同的容性突變，仿真得到的上升邊。從中也可以看出接收端信號到達50%閾值時的時延。如果按公式進行預估，則2pF、5pF和10pF電容器對應的時延累加分別應為50ps、125ps和250ps。這些預估值與實際的仿真值非常接近。

要保證由測試焊盤、連接器焊盤和過孔引起的容性突變低于1pF是很困難的。每1pF焊盤約增加0.5×50×1=25ps的時延，從而延長了信號上升邊。在高速鏈路中，如OC-48數據率甚至更高的情況，其上升邊約為50ps。每個過孔焊盤或連接器都可能增加25ps時延，因此信號上升邊的時延累加量可能為50ps。所以，一個過孔很容易使上升邊翻倍而造成嚴重的時序問題。

使用低特性阻抗是減小時延累加影響的一種方法。對于同樣的容性突變，特性阻抗越低，時延累加就越小。

16.4

拐角和過孔的影響

當信號沿均勻互連傳播時，不會產生反射和傳輸信號的失真。如果均勻互連上有一個90°彎曲，則此處的阻抗發生改變，信號將出現部分反射和失真。任何均勻互連中的90°拐角一定會造成阻抗突變，影響信號質量。

將90°拐角變成兩個45°拐角，就能減少這種影響，而使用線寬固定的弧形拐角比其他任何形狀的效果好得多。

可能會認為90°拐角會使電子在其周圍加速，從而導致過量的輻射和失真。如前所述，導線中的電子實際上是以約為1cm/s的速度緩慢移動的，拐角一點也不會影響電子速度。拐角尖端處的電場很高也是事實，但這是直流效應，它是由導線外邊緣的尖銳程度引起的。很高的直流電場會使拐角處尖端變長，并引發長期可靠性問題，但不會影響信號質量。

彎曲處的額外線寬是使拐角影響信號傳輸的唯一因素，它如同一個容性突變。正是這個容性突變引起了反射和傳輸信號的時延累加。

如果拐角處導線的線寬固定，整條導線的線寬就沒有變化，信號在拐角中的任何點處受到的瞬時阻抗將相同，也就不會產生反射。

拐角處的電容量大約估計為：

其中，C_corner表示每個拐角的電容量(單位為pF)，C_L表示單位長度電容(單位為pF/in)，w表示導線的線寬(單位為in)，Z_0表示導線的特性阻抗(單位為Ω)，ε_r表示介電常數。

例如，對于前面測量的65mil寬的導線，兩個90°彎曲中的每個電容量約為 40/50×2×0.065=0.1pF 。因為鄰近有兩個拐角，總的突變容量則為0.2pF。

這種對拐角電容的估計可以簡化為一個簡單易記的 經驗法則 ：50Ω傳輸線上一個拐角的電容量(單位為fF)約等于兩倍線寬(單位為mil)。

在保持阻抗仍為50Ω的同時減小線寬，拐角的電容量將下降，其作用會變得不那么明顯。對于高密度電路板中線寬為5mil的典型信號線，一個拐角的電容量約為10fF。10F電容器產生的反射噪聲如果對信號上升邊有影響，上升邊的數量級就必須在0.01/4≈3ps左右。而經過計算，此電容引起的時延累加約為 0.5×50×0.01=0.25ps 。所以，5mil寬的導線上拐角的電容量不太可能對信號完整性有很大的影響。

如果過孔把信號線連接到測試焊盤，或者過孔把信號線連接到相鄰層上但又穿越所有板層，則筒狀孔壁與板中不同平面層之間通常會有額外的電容量。殘余的過孔樁線使過孔就像信號的一個集總容性負載。過孔樁線的電容量與筒狀孔壁的尺寸、出砂孔及頂層和底層上焊盤的尺寸、樁線的長度等有密切的關系，其范圍從0.1pF到1pF左右。任何與信號線相連的過孔都可以看成容性突變。在高速串接中，它是互連線信號質量的一個主要制約因素。

過孔的殘余電容可以通過如下簡單的近似關系得到。除非經特別小心處置，一般過孔處的有效特性阻抗，包括經過不同平面的返回路徑，小于50Ω，約為35Ω。50Ω傳輸線的單位長度電容為3.3pF/in，那么過孔樁線的單位長度電容為5pF/in。即約為5fF/mil。根據這一經驗法則可以估算出過孔樁線的容性負載。

例如，長度為20mil的過孔樁線，它的電容量為 20mil×5fF/mil=100fF 。位于較厚電路板上長度為100mil的過孔樁線，它的電容量為 100mil×5fF/mil=500fF ，也就是0.5pF。

下圖給出了一塊10層板中15in長的均勻傳輸線上分別有和沒有通孔時，測得的時域反射響應，其中導線的阻抗約為58Ω，線寬為8mil，信號上升邊約為50ps。導線中，SMA連接器的過孔和線中間位置上的通孔的電容量均約為0.4pF。致使這兩個過孔產生的反射電壓不同的原因是：當信號傳播到中間位置及后續返回的過程中，介質損耗使信號上升邊均發生了退化。沿線反射電壓的其他起伏反映的是由于制造工藝波動引起的阻抗波動。

這個過孔的電容量近似為0.4pF，可預估這單個過孔產生的時延累加約為 0.5×50×0.4pF=10ps 。上圖說明這個傳輸信號的時延比相同導線上沒有過孔時增加了9ps。

16.5

有載線

當傳輸線上存在一個小的容性負載時，信號將失真，而且信號上升邊也會退化。每個分立電容會降低它附近的阻抗。如果在導線上分布多個容性負載(如連接器的總線排上每隔1.2in就有一個2pF連接器樁線，或存儲器的總線排上每0.8in就分布一個3pF的封裝和輸入門電容)，而且它們的間距小于上升邊的空間延伸，每個容性突變處引起的反射就會相互抵消。此時，等于是將導線的特性阻抗降低了。其上均勻分布著容性負載的傳輸線稱為 有載線 。

每個突變看起來像一個低阻抗區域。當上升邊小于電容之間的時延時，對于信號而言，每個突變都是彼此獨立的。當上升邊大于電容之間的時延時，低阻抗區域相互交疊，從而使導線的平均阻抗下降。

下圖給出了3個上升邊互不相同時，有載線的反射信號。該例中，導線的標稱阻抗是50Ω，每隔1in分布一個3pF電容器，共有5個這樣的電容器；最后10in導線是沒有負載的無載線。每個電容器固有的10%~90%上升邊約為 2.2×0.5×50×3=150ps 。即使初始上升邊為50ps，在通過第一個電容器后，上升邊也增加到150ps，而且每通過一個電容器都會繼續增加。

起初，電容器還可以看成獨立的突變，但較長的信號上升邊使后面電容器的作用相互抵消。當信號上升邊大于容性突變之間的時延時，均勻分布的容性負載會降低導線的特性阻抗。在有載線上，電路板上這些額外的負載特征使導線的單位長度電容增加。單位長度電容越大，特性阻抗就越低，時延也就越長。

50Ω導線的單位長度電容約為3.4pF/in，當添加的分布式容性負載與此值相當時，特性阻抗和時延就有明顯的改變。例如，一個多支路總線排上每隔1in有一個3pF的內存條輸入門電容負載，則單位長度上添加的負載電容為3pF/in，負載特性阻抗降低到0.73Z_0，時延提升到1.37T_D0 。

隨著導線特性阻抗的降低，用于端接匹配的電阻也應隨之降低。或者，在有分布式電容的區域內，通過減小線寬，使無載阻抗變大。這樣，最后的效果可以使有載線的阻抗比較接近于期望的阻抗值。分立電容的加大對導線的作用就是降低了特性阻抗并加大了時延，它與在過孔中所發生的情況相同。

在焊盤疊層的每一層上的任何非功能性焊盤，或者只是穿越平面出砂孔的過孔桶壁的額外電容，粗看就像增加了分立電容，從而導致了過孔的阻抗降低，基于過孔長度和疊層介質材料介電常數Dk的時延也會加大。

與大多數Dk為4不同，這里好像有一個高達8～15的有效Dk。這都是由于過孔桶壁與平面之間的離散負載電容較高所造成的。

16.6

感性突變的反射

連接到傳輸線上的任何串聯連接都有一些相應的串聯回路電感。改變信號所在層的所有過孔、串聯端接電阻器、各種連接器及每個工程變更線，都有一些額外的回路電感，信號認為這些回路電感是在傳輸線上加入的突變。

如果信號路徑上出現突變，則雖然信號路徑與返回路徑之間有局部互感，回路電感也主要由信號路徑上突變引起的局部自感決定。如果返回路徑上出現突變，返回路徑上突變引起的局部自感就決定了回路電感。

對于邊沿快速上升的入射信號，大的串聯回路電感初看是一個高阻抗元件，所以產生返回源端的正反射。

下圖為不同感性突變情況下的源端和接收端的信號。近端信號的形狀為先上升后下降，稱為非單調性，即信號不是穩定一致地單調上升。這一特征本身并不會造成信號完整性問題。然而，如果近端有接收器，并且它接收到的信號先是超過50%點，再下降到50%點以下，就有可能造成誤觸發。

如果接收器中信號初始的上升邊或下降邊的邊沿失真發生在規定的建立和保持時間，就可能不會造成誤碼。然而，時鐘信號的邊沿發生失真卻會導致一個時序錯誤，從而造成一個誤碼。

這種信號非單調性在任何地方都應盡量避免。在遠端，傳輸信號出現過沖，并有一個時延累加。

總之，電路中可容許的最大電感總量取決于噪聲容限和電路的其他特征，通常每一種情況都必須通過仿真去估計是否可行。不過，也可以按分立電感器這一串聯阻抗突變引起的增量小于導線特性阻抗的20%為限，粗略估算多大的電感就算太大。此時，反射信號約為信號擺幅的10%，對反射噪聲而言，這通常就是可以容許的最大噪聲了。

當信號的上升邊通過電感器時，如果電感器的阻抗小于特性阻抗，而且信號的上升邊是線性上升的，則電感器的阻抗約為：

其中，Z_inductor表示電感器的阻抗(單位為Ω)，L表示電感(單位為nH)，RT表示信號的上升邊(單位為ns)。

為了確保電感器的阻抗低于導線阻抗的20%，可容許的最大感性突變約為 L_max<0.2Z_0×RT 。其中，L_max表示可容許的最大串聯電感(單位為nH)，Z_0表示導線的特性阻抗(單位為Ω)，RT表示信號的上升邊(單位為ns)。

通過粗略的估算，50Ω導線上可容許的最大額外回路電感(單位為nH)為信號上升邊(單位為ns)的10倍。同理，如果突變形成了回路電感，則為了使反射噪聲不超過噪聲預算，可容許的最短上升邊(單位為ns)為電感(單位為nH)的1/10。

為了保證反射信號不造成問題，使用軸向引腳電阻器時，信號的最短上升邊約為10nH/101ns。而對于SMT電阻器，信號的最短上升邊約為2nH/100.2ns。

****感性突變會引起反射噪聲和時延累加。若上升邊很短，信號的上升邊主要由串聯電感決定，則傳輸信號的10%~90%上升邊約為 **T_D10%~90%=2.2×L/2Z_0=L/Z_0** 。其中，T_D10%~90%表示傳輸信號的10%~90%上升邊(單位為ns)，L表示突變處的串聯回路電感(單位為nH)，Z_0表示導線的特性阻抗(單位為Ω）。****

16.7

補償

設計中常常要用到專用連接器，電路中的串聯回路電感是不可避免的。如果不加以控制，它就可能造成過量的反射噪聲。補償技術就是為了抵消部分此類噪聲。

補償的概念就是盡量讓信號感受不到很大的感性突變，而是覺得遇到了與導線特性阻抗相匹配的一段傳輸線。既然理想傳輸線可以用單節LC網絡實現一階近似，在感性突變兩側各加一個小電容器，就能將感性突變轉變成一節傳輸線，如下圖所示：

為了最小化反射噪聲，就要找到合適的電容值，使連接器的實在特性阻抗Z_1等于電路其余部分的特性阻抗Z_0。基于這個關系式，添加的電容為 C_1=L_1/Z_0^2 ，其中，C_1表示添加的總補償電容(單位為nF)，L_1表示突變處的電感(單位為nH)，Z_0表示導線的特性阻抗(單位為Ω)。

****例如，如果連接器的電感為10nH，導線的特性阻抗為50Ω，則所要加上的總補償電容為 **10/(50×50)=0.004nF=4pF** 。最優的補償方式是將4pF電容分為兩部分，分別加在電感器的兩側，即各為2pF。****

下圖給出了無連接器、無補償連接器和有補償連接器這3種情況下的反射和傳輸信號。根據系統的上升邊，反射噪聲有時能降低75%。

這一技術適用于所有的感性突變，如過孔、電阻器等。根據焊盤上的電容和電感總量，可以把實際突變看成容性的或感性的。

互連設計目標就是控制焊盤和其他特征，使它們的結構如同均勻傳輸線的一部分。用這種方法，一些感性突變(如連接器)的現象幾乎可以消失。