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調(diào)用MMCU產(chǎn)生時(shí)鐘，輸入時(shí)鐘頻率為100M，產(chǎn)生100M、50M、12.5M時(shí)鐘輸出，MMCU核自動(dòng)生成的時(shí)鐘倍頻數(shù)為9，即主時(shí)鐘為900M，分別分頻9得100M，18得50M，72得12.5M。

在約束文件中，設(shè)置了輸入時(shí)鐘的頻率為50M。

create_clock -period 20 [get_ports gclk]。

實(shí)現(xiàn)程序時(shí)報(bào)錯(cuò)：

[DRC PDRC-43] PLL_adv_ClkFrequency_div_no_dclk: The computed value 450.000 MHz (CLKIN1_PERIOD, net gclk_IBUF) for the VCO operating frequency of the PLLE2_ADV site PLLE2_ADV_X0Y0 (cell u0/inst/plle2_adv_inst) falls outside the operating range of the PLL VCO frequency for this device (800.000 - 1866.000 MHz). The computed value is (CLKFBOUT_MULT_F * 1000 / (CLKINx_PERIOD * DIVCLK_DIVIDE)). Please adjust either the input period CLKINx_PERIOD (20.000000), multiplication factor CLKFBOUT_MULT_F (9) or the division factor DIVCLK_DIVIDE (1), in order to achieve a VCO frequency within the rated operating range for this device.

錯(cuò)誤信息提示，主時(shí)鐘根據(jù)計(jì)算為450M，不在VCO的工作范圍內(nèi)（800－1866M），需要調(diào)整倍頻因子。

原因：

IP核設(shè)置的參數(shù)中輸入時(shí)鐘為100M，主時(shí)鐘為900M（倍頻因子為9），但約束文件中設(shè)置的輸入時(shí)鐘為50M。程序?qū)崿F(xiàn)時(shí)，IP核的輸入時(shí)鐘頻率竟然會(huì)按約束文件中的參數(shù)運(yùn)算。

解決方案：

修改約束文件

create_clock -period10 [get_ports gclk]。

IP核設(shè)置多少，時(shí)序約束就設(shè)置多少，可避免此類問題。

審核編輯：劉清