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FPGA學習-分頻器設計

FPGA設計論壇 ? 來源:未知 ? 2023-11-03 15:55 ? 次閱讀
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分頻器設計

一:分頻器概念

板載時鐘往往有限個(50MHZ/100MHZ/24MHZ/60MHZ…),如果在設計中需要其他時鐘時,板載時鐘不滿足時,需要對板載時鐘進行分頻/倍頻,目的是用于滿足設計的需求。

分頻:產生比板載時鐘小的時鐘。

倍頻:產生比板載時鐘大的時鐘。

二:分頻器的種類

對于分頻電路來說,可以分為整數分頻和小數分頻。

整數分頻:偶數分頻和奇數分頻。

小數分頻:半整數分頻和非半整數分頻。

三:分頻器的思想

采用計數器的思想實現。

例子1:模10計數器

wKgaomVEqIKAce7zAAATANfInjY840.png

假設系統時鐘sys_clk50MHZ,對應的時鐘周期Tclk=20ns,計數器每計數一次需要20ns,那么計數10次需要200ns。

1整數分頻:偶數分頻(Duty50

wKgaomVEqIKAMMnnAAAVO-hBTLE007.png

計數器計數10個持續時間為T=200ns,那么輸出頻率:

F=1/T=1/200ns=10^9/200HZ=5MHZ。

1MHZ=10^3KHZ=10^6HZ

通過模10計數器得到的頻率為5MHZ,

占空比:高電平持續時間占整個周期比值。

50MHZ~5MHZ10分頻電路(Duty50

2整數分頻:偶數分頻(輸出時鐘高電平持續系統時鐘一個周期:尖峰脈沖信號

wKgaomVEqIKAIhceAAAZlrb7KKA470.png

3整數分頻:偶數分頻(Duty60

wKgaomVEqIKAH1_bAAAWUeyMFwA064.png

根據上述偶數分頻的方式,可以得出以下結論:

Fsys_clk= 50MHZTsys_clk= 1/Fsys_clk= 20ns

如果Fclk_out = 5MHZTclk_out = 1/ Fclk_out = 200ns

以系統時鐘上升沿來時,使其計數器加1,換句話說計數器計數一次需要20ns,當滿足200ns持續時間時,需要讓計數器計數10次。

那么計數器計數最大值cnt_max=10。

推導公式:cnt_max(計數器計數最大值) = 200ns/20ns = Tclk_out/ Tsys_clk= Fsys_clk/ Fclk_out

wKgaomVEqIKADRYsAABtM6Ao0ZU795.png

4整數分頻:奇數分頻

例子15分頻電路(50MHZ--->10MHZ):Duty=3:2

wKgaomVEqIKARi5RAAAYj--qpQw760.png

測試35分頻電路(Duty=3:2

wKgaomVEqIKAWufxAAAj1eHrtSQ224.png

例子25分頻電路(50MHZ--->10MHZ):Duty=1:1

wKgaomVEqIOAVbR1AABWzrUE5Rk599.png

首先需要設置兩個計數器(0~4),第一個計數器以時鐘上升沿計數,第二個計數器以時鐘下降沿計數,都分別產生5分頻電路,且占空比都為3:2,最后輸出5分頻電路占空比1:1就是由上述兩個5分頻電路相與得到的。

clk_out = clk_out1 & clk_out2;

如果5分頻電路占空比是2:3時,最后輸出5分頻電路占空比1:1就是由上述兩個5分頻電路相或得到的。

clk_out = clk_out1 | clk_out2;

測試45分頻電路(Duty=1:1

wKgaomVEqIOAXNq9AABAFBAPTAQ115.png

測試55分頻電路(Duty=1:1

wKgaomVEqIOAdhXRAAA-V0Xrn34307.png

wKgaomVEqIOAW-qqAABUdafP6GM592.jpg

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