數字前端設計的x.5分頻實現思路
思路很簡單，在3個周期里產生兩個脈沖，等效于分頻1.5。
第一個脈沖很容易實現。計數器2’b00 -- 2’b01 – 2’b10無限循環，最高位就是每三個周期出現一次的脈沖。第二個脈沖要用到一個negedge DFF。兩個脈沖OR一下，輸出就是1.5分頻。
下面是Verilog RTL及波形。
2.5分頻
一樣的思路，5個周期產生兩個脈沖就可以了。
其他x.5分頻可以按同樣的思路類推。
這種分頻后的輸出有幾個“缺陷“，使用的時候要注意。
-占空比無法做到50-50。
-分頻輸出有一點jitter。Jitter來自于兩個脈沖上升沿相對于原始時鐘的上升沿下降沿，delay是不一樣的。原始時鐘本身上升沿下降沿的jitter會疊加在上面。
要求不高的場合，這種數字邏輯實現的小數分頻輸出可以當作時鐘用。Jitter要求高的場合，還是要用PLL實現。
審核編輯：黃飛
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