自2003年推出以來(lái)，PCIe發(fā)展至今已經(jīng)從最初的1.0升級(jí)到了6.0，本文則為大家簡(jiǎn)單介紹一下PCIe標(biāo)準(zhǔn)的演進(jìn)歷史以及各代PCIe標(biāo)準(zhǔn)之間的主要差異。

PCIe 3.0

PCIe 2.0的傳輸速率為5 GT/s，但由于8b/10b編碼方案的開(kāi)銷(xiāo)占比為20%，因此單lane的傳輸帶寬為4 Gb/s。PCIe 3.0及以后的版本使用更高效的128b/130b編碼，將開(kāi)銷(xiāo)占比降低到了1.5%。

通過(guò)減少開(kāi)銷(xiāo)占比，PCIe3.0的單lane傳輸帶寬相比PCIe2.0翻倍，達(dá)到8 Gb/s，同時(shí)保持了與PCle 2.0版本軟件和機(jī)械接口的兼容性。由于完全向下兼容，PCIe 3.0為客戶(hù)端和服務(wù)器配置提供了與PCIe 2.0相同的拓?fù)浣Y(jié)構(gòu)。

PCIe 1. x和2. x卡可以無(wú)縫地插入支持PCIe 3.0的插槽中，反之亦然，支持這些配置以協(xié)商的最高性能水平運(yùn)行。PCIe 3.0規(guī)范包含了Base和CEM（卡機(jī)電）規(guī)范，其中基本規(guī)范里的電氣部分定義了集成電路(IC)級(jí)的電氣性能，并支持8 GT/s信令。

眼圖（Eye Diagram）是一種通信領(lǐng)域中常用的時(shí)域分析工具，它可以用來(lái)評(píng)估數(shù)字通信系統(tǒng)中的信號(hào)完整性和傳輸質(zhì)量（因?yàn)?a target="_blank">示波器顯示的圖形很像人的眼睛，因此被稱(chēng)為“眼圖”）。由于PCIe的傳輸速率隨著標(biāo)準(zhǔn)的迭代而增加，信號(hào)質(zhì)量也會(huì)受到影響。如下圖中的眼圖閉合所示，通道長(zhǎng)度越長(zhǎng)信號(hào)質(zhì)量也會(huì)越低，隨著速度和信道距離的增加，物理層的驗(yàn)證測(cè)試更具挑戰(zhàn)性。PCIe 3.0中8 GT/s的速度嚴(yán)重降低了接收器的信號(hào)，這將在示波器上以眼圖閉合的形式出現(xiàn)（不均衡）。為了實(shí)現(xiàn)準(zhǔn)確的通信，發(fā)送端和接收端需要就構(gòu)成1和0的電平達(dá)成均衡，并采用諸如均衡和去加重等技術(shù)，使接收端清晰地看到數(shù)據(jù)。

PCIe 3.0標(biāo)準(zhǔn)增加了接收器均衡和發(fā)送器去加重點(diǎn)，這對(duì)于能否實(shí)現(xiàn)8 GT/s及以上的速率至關(guān)重要。均衡可以在發(fā)送器、接收器或同時(shí)在兩者中。PCIe 1.x和PCIe 2.x指定了一種簡(jiǎn)單的均衡形式，稱(chēng)為發(fā)送器去加重。去加重減少了接收器接收到的低頻能量，均衡則降低了高頻時(shí)更大的信道損耗影響。

接收器均衡的實(shí)現(xiàn)需要各種類(lèi)型的算法，最常見(jiàn)的兩種是線(xiàn)性反饋和決策反饋(DFE)。發(fā)送器去加重均衡發(fā)生在發(fā)送器，而DFE預(yù)加重發(fā)生在接收器。接收器均衡也可以包括與DFE相結(jié)合的連續(xù)時(shí)間線(xiàn)性均衡（CTLE）。

為了提高發(fā)送端和接收端之間的傳輸距離，PCIe 3.0引入了一個(gè)主動(dòng)均衡適應(yīng)過(guò)程，接收器可以調(diào)整發(fā)送器的前置尖頭信號(hào)和去加重，以實(shí)現(xiàn)最適合自己的特定傳輸線(xiàn)的均衡性能。該性能需要全新的物理層測(cè)試，即接收器和發(fā)送器的鏈路均衡測(cè)試。鏈路均衡接收器測(cè)試的目的是檢查接收器是否可以在最壞的應(yīng)力條件下調(diào)整其鏈路的發(fā)送器均衡，而鏈路均衡發(fā)送器測(cè)試的目的是檢查發(fā)送器是否按照鏈路的接收器的請(qǐng)求在物理上和邏輯上執(zhí)行更改。

PCIe 4.0

PCIe 4.0標(biāo)準(zhǔn)在PCIe 3.0上線(xiàn)7年后于2017年推出。與前一代相比，PCIe 4.0將傳輸速率從8 Gb/s提高至16 Gb/s，并與前幾代技術(shù)從軟件到時(shí)鐘架構(gòu)再到機(jī)械接口充分兼容。

從協(xié)議和編碼的角度來(lái)看，PCIe 4.0與PCIe 3.0有許多共同點(diǎn)，包括128/130位編碼。乍一看，PCIe 4.0與PCIe 3.0的共同點(diǎn)相較PCIe 3.0與PCIe 2.0的共同點(diǎn)更多。但是，當(dāng)提高設(shè)備速度時(shí)，會(huì)自動(dòng)通過(guò)相同的通道發(fā)送更高的頻率。電信號(hào)傳輸過(guò)程中鏈路中的電阻會(huì)導(dǎo)致插入損耗或衰減，并隨著頻率的提高而增加。

在16 GT/s時(shí)，PCIe 4.0信號(hào)在典型的FR4通道(最常見(jiàn)的印刷電路板材料)中衰減顯著。因此，為確保PCIe 4.0設(shè)計(jì)的信號(hào)完整性需要額外的測(cè)試，原因是16GT/s（PCIe 4.0）的信號(hào)損失比8 GT/s（PCIe 3.0）的信號(hào)損失要大得多。PCIe 4.0在規(guī)范中增加了計(jì)時(shí)器部分以擴(kuò)展通道的范圍，并特別增加了系統(tǒng)的復(fù)雜性測(cè)試。

即使測(cè)試復(fù)雜度增加，8 GT/s的PCIe 3.0測(cè)試次數(shù)也高于16 GT/s的PCIe 4.0測(cè)試次數(shù)。這是因?yàn)镻CIe 3.0需要測(cè)試三種不同的通道場(chǎng)景：即短、中、長(zhǎng)，而PCIe 4.0僅測(cè)試長(zhǎng)通道場(chǎng)景即可。

與PCIe 3.0一樣，PCIe 4.0有時(shí)也被稱(chēng)為“閉眼”規(guī)范。這意味著即使你有一個(gè)完美的發(fā)送器，以及一個(gè)基本零抖動(dòng)的發(fā)送器，當(dāng)你把發(fā)送器連接到一個(gè)頻道時(shí)，符號(hào)間的干擾會(huì)迫使“眼睛”閉上。能否成功傳輸PCIe 4.0信號(hào)，取決于接收器的均衡策略能否將“眼睛”打開(kāi)。

當(dāng)支持16 GT/s的PCIe 4.0設(shè)備鏈接到另一個(gè)支持16 GT/s的PCIe 4.0設(shè)備時(shí)，鏈路均衡有兩個(gè)步驟。首先，以8 GT/s的速度建立鏈接，如果成功，鏈路均衡過(guò)程將再重復(fù)一次，以達(dá)到16 GT/s的速率。

對(duì)于PCIe 4.0，設(shè)計(jì)人員應(yīng)該評(píng)估其系統(tǒng)的性能變化耐受度。了解性能變化是必不可少的，因?yàn)樾盘?hào)性能因卡而異。這些差異會(huì)導(dǎo)致信道損耗、串?dāng)_和信道不連貫的增加，從而導(dǎo)致更多的系統(tǒng)噪聲、抖動(dòng)性能的惡化和信號(hào)閉眼。

PCIe 5.0

PCI-SIG于2019年5月發(fā)布了PCIe 5.0規(guī)范，將傳輸速率提高一倍，達(dá)到32 GT/s，同時(shí)保持低功耗和與前幾代的向后兼容性。PCIe 5.0承諾通過(guò)x16配置達(dá)到128 GB/s的吞吐量，在數(shù)據(jù)中心可實(shí)現(xiàn)400GE的速度。

PCIe 5.0和400GE的速度共同支持人工智能（AI）、機(jī)器學(xué)習(xí)、游戲、視覺(jué)計(jì)算、存儲(chǔ)和網(wǎng)絡(luò)等應(yīng)用。這些進(jìn)步使5G、云計(jì)算和超大規(guī)模數(shù)據(jù)中心的創(chuàng)新得以推動(dòng)。

PCIe 5.0標(biāo)準(zhǔn)是在4.0的基礎(chǔ)上做了一個(gè)相對(duì)簡(jiǎn)單的擴(kuò)展。它采用與PCIe 4.0相同的Tx和Rx測(cè)試方法，以及類(lèi)似用于校準(zhǔn)接收器應(yīng)力抖動(dòng)測(cè)試的“眼睛”寬度和高度的方法。新標(biāo)準(zhǔn)進(jìn)一步降低了延遲，并兼容了長(zhǎng)距離應(yīng)用的信號(hào)損失。PCIe 5.0使用128b/130b編碼方案，該方案在PCIe 3.0和兼容的CEM連接器中首次亮相。

PCIe 5.0中的新功能是均衡旁路模式，能實(shí)現(xiàn)從2.5 GT/s直接到32 GT/s的訓(xùn)練，可加快鏈路初始化速度，這有助于在發(fā)送器、信道和接收器條件的系統(tǒng)（如嵌入式系統(tǒng)）中減少鏈路啟動(dòng)時(shí)間，為32 GT/s的鏈路均衡測(cè)試提供了一條新的訓(xùn)練路徑。

一般來(lái)說(shuō)，除了需要實(shí)現(xiàn)速度提升，或者實(shí)現(xiàn)電氣更改以提高信號(hào)完整性和連接器的機(jī)械強(qiáng)度之外，規(guī)格變化很小。

PCIe 6.0

PCI-SIG于2022年1月發(fā)布了PCIe 6.0規(guī)范。PCIe 6.0技術(shù)是第一個(gè)使用脈沖幅度調(diào)制4級(jí)（PAM4）信號(hào)編碼的PCI Express標(biāo)準(zhǔn)，使PCIe 6.0設(shè)備在保持相同信道帶寬的情況下能實(shí)現(xiàn)PCIe 5.0設(shè)備兩倍的吞吐量。PCIe 6.0技術(shù)最高可達(dá)64 GT/s，同時(shí)保持低功耗和向后兼容。PCIe 6.0承諾通過(guò)x16配置達(dá)到256GB/s的吞吐量，在數(shù)據(jù)中心實(shí)現(xiàn)800GE速度。

PCIe 6.0和800GE的速度共同支持AI、機(jī)器學(xué)習(xí)、游戲、視覺(jué)計(jì)算、存儲(chǔ)和網(wǎng)絡(luò)等應(yīng)用，以推動(dòng)5G、云計(jì)算、超大規(guī)模數(shù)據(jù)中心等領(lǐng)域的發(fā)展。

PCIe 6.0采用高階調(diào)制格式PAM4信號(hào)，是對(duì)PCIe 5.0技術(shù)的重大升級(jí)。但是，它對(duì)Tx和Rx測(cè)試使用了相同的高級(jí)方法，同時(shí)添加了一些特定于PAM4的新發(fā)射器測(cè)量編碼。與前幾代類(lèi)似，PCIe 6.0設(shè)備采用64 GT/s操作的發(fā)送器和接收器均衡，并要求前向糾錯(cuò)（FEC）。

除了這些電氣變化之外，PCIe 6.0還引入了流量控制單元(FLIT)編碼。與物理層的PAM4不同，F(xiàn)LIT編碼用于邏輯層，將數(shù)據(jù)分解為固定大小的數(shù)據(jù)包。PCIe 6.0以FLIT為單位進(jìn)行事務(wù)傳輸，每個(gè)FLIT有256 B數(shù)據(jù)（1 FLIT=236B TLP+6B DLP+8B CRC+6B FEC=256B），每B數(shù)據(jù)占用4 UI。此外，F(xiàn)LIT編碼還消除了以前PCIe規(guī)范的128B/130B編碼和DLLP（數(shù)據(jù)鏈路層數(shù)據(jù)包）開(kāi)銷(xiāo)，從而顯著提高了TLP（事務(wù)層數(shù)據(jù)包）效率。

雖然PCIe 6.0更具優(yōu)勢(shì)，并且已經(jīng)提出一年有余，但在PCIe 5.0還沒(méi)有完全普及的當(dāng)下，PCIe 6.0何時(shí)才能走進(jìn)用戶(hù)，有著諸多的不確定因素。目前來(lái)看，高性能和吞吐量的應(yīng)用程序更需要PCIe 6.0，例如包括用于AI工作負(fù)載的圖形處理單元、高吞吐量網(wǎng)絡(luò)應(yīng)用程序和Compute Express Link (CXL)技術(shù)，成為異構(gòu)計(jì)算架構(gòu)下數(shù)據(jù)交互的高速公路。

PCIe 6.0接口在保持對(duì)前幾代產(chǎn)品的向后兼容性的同時(shí)，將傳輸速率提高了一倍，達(dá)到64 GT/s，在相同的最大16通道下提供256 GB/s的吞吐量。而7.0版的PCIe規(guī)范，將于2025 年發(fā)布，預(yù)計(jì)數(shù)據(jù)傳輸速率將再次翻倍，達(dá)到128Gbps。

審核編輯：湯梓紅