在verilog中狀態機的一種很常用的邏輯結構，學習和理解狀態機的運行規律能夠幫助我們更好地書寫代碼，同時作為一種思想方法，在別的代碼設計中也會有所幫助。

一、簡介

在使用過程中我們常說的是有限狀態機（Finite-State Machine，FSM），簡稱為狀態機，表示在有限個狀態以及這些狀態之間的轉移和動作等行為的數學模型。

二、分類

在verilog中常使用的狀態機可以分為兩類，分別是Moore（摩爾）狀態機和Mealy（米利）狀態機。兩種狀態機的主要區別在于****Moore狀態機的輸出只與當前狀態有關，與當前輸入無關；Mealy狀態機的輸出不僅與當前狀態有關，還與當前的輸入信號有關 。

三、設計實例

在狀態機設計的過程中推薦使用三段式設計，下面是三段式狀態機的基本結構：

（1）狀態機第一段，時序邏輯，非阻塞賦值，傳遞狀態機的狀態 ；

（2）狀態機第二段，組合邏輯，阻塞賦值 ，根據當前狀態和當前輸入， 確定下一個狀態機的狀態 ；

（3）狀態機第三段，時序邏輯，非阻塞賦值，確定輸出信號 。

下面介紹一個簡單的狀態機設計實例：一個學生，一周七天周一到周五需要上學，單周周六鞏固復習這一周的知識，周日出去玩；雙周周六周日出去玩。可以得到狀態轉移圖如下：

設計代碼如下：

`timescale 1ns / 1ps
 ?
 module FSM(
     input        clk,
 input        rst_n,
 input  [2:0] week,
 input        odd_even,
 output [1:0] activity
 );
 ?
 parameter learn = 2'd0;
 parameter review= 2'd1;
 parameter play  = 2'd2;
 ?
 reg [1:0] st_cur;
 reg [1:0] st_next;
 ?
 always @ (posedge clk or negedge rst_n)begin //Update the current status
     if(!rst_n)begin
     st_cur <= learn;
 end
 else begin
     st_cur <= st_next;
 end
 end
 ?
 always @(*)begin //Determine the next status
     case(st_cur)
     learn:
     case(week)
     3'd5: begin
     if(odd_even)
     st_next = review;
     else
     st_next = play;
                 end
     3'd6:begin
         st_next = play;
 end
 3'd7:begin
         st_next = learn;
 end
 default:st_next = learn;
 endcase
 review: st_next = play;
 play  :
     case(week)
     3'd7: st_next = learn;
 default:    st_next = play;
 endcase
 default: st_next = st_next;
 endcase
 end
 ?
 reg [1:0] activity_r;
 ?
 always @(posedge clk or negedge rst_n)begin //Output signal
     if(!rst_n)
     activity_r <= 2'd0;
 else
         activity_r <= st_next;
 end
 ?
 assign activity = activity_r;
 ?
 endmodule

仿真代碼如下：

`timescale 1ns / 1ps
 ?
 module FSM_tb;
     reg        clk;
 reg        rst_n;
 reg  [2:0] week;
 reg        odd_even;
 wire [1:0] activity;
 initial begin
     clk      <= 1'b0;
     rst_n    <= 1'b0;
     odd_even <= 1'b0;
     week     <= 3'd1;
     #10
     rst_n <= 1'b1;
 end
 always #10
     clk = ~clk;
 always @(posedge clk)begin
     week <= week + 3'd1;
     if(week == 3'd7)begin
         odd_even <= ~odd_even;
         week     <= 3'd1;
     end
 end
 ?
 FSM fsm_inst(
     .clk(clk),
     .rst_n(rst_n),
     .week(week),
     .odd_even(odd_even),
     .activity(activity)
 );
 
 endmodule

仿真結果如下圖所示：

對狀態機的理解需要大量的實際操作，孰能生巧，在我學習的過程中老師曾要求我們用狀態機寫 萬年歷 ，對于感興趣的同學來說也可以進行嘗試。